Цифровой частотный детектор

 

Изобретение касается электрорадиоизмерений и может использовать-•ся при определении частоты аналоговых и цифровых частотно-модулированных гармонических сигналов. Целью изобретения является повышение помехоустойчивости измерений. Цифровой частотный детектор содержит аналого-цифровой преобразователь 1, регистр 2, преобразователи 3 и Ц, мультиплексор 5, делитель 6 и арккосинусный преобразователь 8. Введение дополнительного регистра 7» порогового блока S, элемента 10 задержки и компаратора 11 позволило повысить помехоустойчивость за счет исключения воздействия внутренних шумов на результат определения частоты. 1 ил.(Лс:

А1

СООЗ СОВЕТСКИХ

СО).1ИАЛИСТИЧЕСКИХ

РЕаЪ6ЛИК (19) (И) (51)$ G 01 R 2 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭ06РЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

Н A BT0PCHOMY СВИДЕТЕЛЬСТВУ (21) 4781975/21 (22) 10. 01.90 (4Ь) 23.02.92. Бюл. Р 7 (72) А.В.Аношкин, H.Í.Äóáîâèê, А.П.Долгов, В,В.Myхортoв и В.В.шинкарев (53) 621.317(088.8) (5Ь) Авторское свидетельство СССР

Н 1 24011, кл. G 0 1 R 23/00, 1989. (54) ЦИФРОВОЙ ЧАСТОТНЫЙ ДЕТЕКТОР (57) Изобретение касается электрорадиоизмерений и может использовать.ся при определении частоты аналоговых и цифровых частотно-модулированных гармонических сигналов. Целью изобретения является повышение помехоустойчивости измерений. Цифровой частотный детектор содержит аналого-цифровой преобразователь 1, регистр 2, преобразователи 3 и 4, мультиплексор-5, делитель б и архкосинусный преобразователь 8. Введение дополнительного регистра порогового блока 9, элемента 10 задержки и компаратора 11 позволило повысить помехоустойчивость за счет исключения воздействия внутренних шумов на результат определения частоты. 1 ил. а выход - с управляющим входом мультиплексора.

Недостатком данного устройства является низкая помехоустойчивость, обусловленная вследствие воздействия шумов возможным делением на ноль при вычислении частоты по формуле (3) .

Кроме того, для выбора значения порога срабатывания P требуется информация об амплитуде входного сигнала.

Цель изобретения - повышение помехоустойчивости.

Поставленная цель достигается тем, что в цифровой частотный детектор, содержащий арккосинусный преобразователь, АЦП, регистр, первый и второй преобразователи, мультиплексор, делитель, введены компаратор, порого" вый блок, элемент задержки и дополнительный регистр, информационный вход которого подключен к выходу делителя, а выход - к входу арккосинусного пре" образователя. Тактовый вход дополни« тельного регистра соединен через элемент задержки с тактовым входом АЦП,. а разрешающий вход - с выходом пороговогоо блока, вход которого соединен с вторым выходом мультиплексора. Первый и второй входы компаратора подключены соответственно к вторым входам первого и второго преобразователей, а выход - к управляющему входу мультиплексора.

В заявляемом устройстве сравни" ваются weepy собой модели знаменателей аргументов функции арккосинус, при пРи (Ч4(> Ч > (2) 30

О< Р(Д где A0 - амплитуда входного сигнала.:

Это устройство содержит арккосинусный преобразователь, выход кото- 40 рого является выходом устройства, АЦП, информационный и тактовый входы которого являются соответствующими входами устройства, а выход подключен к инФормационному входу Регистра, 45 тактовый вход которого соединен с тактовым входом АЦП, а первая и вторая группы выходов подключены соответственно к входам первого и второго преобразователей, первый и .второй вы- 50 ходы которых соответственно соединены с первым, вторым, третьим и четвертым входами мультиплексора, первый и второй выходы которого подключены к . соответствующим входам делителя, выход которого соединен с входом арккосинусного преобразователя, при этом вход порогового блока соединен с вторыи выходом первого преобразователя, 2/V — Vg! 2/Чф /, (5) вычисление производится по Формуле (3), при

2/74 — Ч /< 2/Ч / (6) ! вычисление производится по .Формуле (1). Это не исключает необходимость в априорной информации об Ад и обес" печивает вычисление по формуле, которая в данной точке внесет меньшую погрешность в результате демодуляции. Результат демодуляции, полученный при

2 Ч4 ЧЧ! = О, (7) 3 171453

Изобретение относится к радиотех" ,нике и может быть использовано при приеме аналоговых и цифровых частот" но-модулированных сигналов.

Известны устройства для измерения частоты гармонического сигнала, основанные на получении мгйовенных значений его напряжения через эталонные промежутки времени. 10

Недостатками этих устройств являются низкие точность и, помехоустойчивость.

Наиболее близким к предлагаеиому техническии решением является устройство для измерения частоты гармонического сигнала, получающее мгновенные значения входного сигнала V, V<„ U>„ V<„ V<, следующие одно за другим через эталонные промежутки 20 времени Т, и определяющее частоту сигнала по формуле

Г = azccos -, (1)

1 V + 4

2 То 2 з 2S или по Формуле

2 Т a1ccos — ®

1 -Vg у о ф при tV /с р (4) где Т = 3,1415976..., Р = порог срабатывания устрой" ства; в отличие от прототипа на выход детектора не пропускается.

На чертеже представлена структурная схеиа предлагаемого устройства. вход определителя 28 модуля являет" ся входом порогового блока 9.

Тактовые импульсы на соответствующий вход устройства поступают от генератора импульсов. Период выдачи этих импульсов Т выбирается и устанавливается заранее, заранее также вычисляется и вводится в арккосинусный преобразователь 8 коэффициент 1/2 Т . Перед началом работы вводится в запоминающее устройство 30 порогов йорог Е (малая величина р Е ) О)

Детектор работает следующим образом.

Демодулируемый сигнал поступает на информационный вход АЦП 1. АЦП 1 производит с интервалом Т преобра-. зование мгновенных значений напряжения ЧИ-сигнала V(t)) = V(iT()) в двоичный сигнал, который поступает в регистр 2. В установившеися режиме на входы первого преобразователя 3 поступают сигналы V4, V> и Ч на входы второго преобразователя 4сигналы V, V4, V и V<, На первом и втором выходах первого преобра; зователя 3 появляются сигналы (Ч + Ч )и 2V> соответственно, на первом и втором выходах второго преобразователя 4 - соответственно

5 171453

Устройство содержит АЦП 1, регистр . 2, первый 3 и. второй 4 преобразователи, мультиплексор 5, делитель 6, дополнительный регистр 7, арккосинусный преобразователь 8, пороговый блоК 9, элемент 10 задержки, компаратор 11.

Выход АЦП 1, информационный и тактовый входы которого лвляются соответствующими входаии детектора, соединен с информационным входом регистра 2, тактовый вход которого под" ключен к тактовому входу АЦП 1. Пер" вая и вторая группы выходов регистра

2 соединены соответственно с входами первого 3 и второго 4 преобразователей, первый и второй выходы ко-. торых подключены соответственно к первому, второму, третьему и четвертому входам мультиплексора 5. Первый и второй выходы мультиплексора 5 сое" динены с соответствующими входами делителя 6, выход которого через дополнительный регистр 7 подключен к вхо"

:ду арккосинусного преобразователя

8, выход которого является выходои детектора, Вторые выходы первого 3 и второго 4 преобразователей соединены соответственно с первым и вторым 30 входами коипаратора 11, выход которого подключен к управляющему входу мультиплексора 5. Вход порогового бло" ,.ка 9 соединен с вторым выходом иульI ,типлексора 5, а Выход -. с разрешаю-! щим входом дополнительного регистра 7, тактовый вход которого подключен через элемент 10 задержки к тактовому входу АЦП 1. Регистр 2 состоит из регистров 12-16 сдвига.. Информацион-: 40 ный вход регистра 12 является входом регистра 2, выходы регистров 13-15 и выходы регистров 12-16 составляют первую и вторую группы выходов регистра 2 соответственно. Первый 3 пре- 45 образователь содержит сумматор 17 и уиножитель 18 на два, выходы которых соответственно являются первыи и вторым .выходами преобразователя 3, а входы - входаии преобразователл 3 ° . 50

Второй 4 преобразователь состоит из сумматоров 19 и 21 и умножителл 20 на два. Входы сумматоров 19 и 21 являются входами второго преобразователя 4, а выходы блока 20 уиноже" ния на два и сумматора 21 - соот= ветственно вторым и первым его выходами. Иультиплексор 5 содержит ключи 22-25, инфориационнь е входы которых являются первым, вторым, третьим и четвертым входами мульти" плексора 5 соответственно, схемы

ИЛИ 26 и 27, выходы которых являютсл соответственно первым и вторым выходами мультиплексора 5 ° Управляющие входы ключей 22-25 подключены к управляющему входу мультиплексора

5. Арккосинусный преобразователь 8 выполняется в виде постоянного запоминающего устройства (ПЗУ). Компаратор 11 содержит последовательно соединенные первый определитель 31 модуля, собственно компаратор 33, выход которого соединен с управляю" щим входом мультиплексора 5, а второй вход - с выходом второго опре" делителя 32 модуля. Входы определителей 31 и 32 модуля являются соответственно первым .и вторым входами компаратора 11. Пороговый блок 9 содержит последовательно соединенные определитель 28 модуля, компаратор 29, выход которого является выходом порогового блока 9, а второй вход соединен с выходом запоминающего устройства 30 порогов, при этом

17145

Формула изобретения

Составитель А.Долгов

Техред Л,Олийнык Корректор Л.Пилипенко Редактор Л,Гратилло

Заказ 1325 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раутская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина, 1 01 сигналы (Vg — Vg) и 2(V@ — У2)

Одновременно с этим сигналы 2У и .2(Ч4 — У ) подаются в компаратор 11,:

2 в котором проверяется выполнение неранств (5) и (6) . Если выполняется

5 неравенство (6), то мультиплексор

5 пропускает на первый и второй, входы делителя 6 сигналы (Ч2 т Vq) и 2V соответственно. Если выполняется неравенство (5), то мультиплек-сор 5 обеспечивает поступление на первый и второй входы делителя 6 сигналов (Ч - V ) и 2(Ч4 — V<) соответственйо. В первом случае на вы- 15 ходе делителя 6 появляется сигнал (V + V ) 2Чз, а во втором - сигнал (V>. — V )/2(Ч4 — V<). Одновременно с йоступлением сигйалов 2(V4, - У2) и .

2V на второй вход делителя они по- 20 даются на вход порогового блока 9, который в случае 2 (V4, - V j f или

2 Ч Я выдает разрешающий потенциал на соответствующий вход дополнительного регистра 7, сигнал с входа

25 которого задержанным в элементе 10 задержки тактовым импульсом передается на вход арккосинусного преобра.зователя 8. Таким): образом, на выходедетектора появляется результат вычислений по формуле (1) или (3). При поступлении на тактовый вход АЦП 1 очередного импульса происходит параллельный сдвиг сигналов в регистре 2 и вся процедура вычислений пов- З5 торяется. Если в этом такте опроса оказывается, что деление производилось на значение 2)V — V (Я или

2jV>) c: Q, примерно равное нулю, то на разрешающий вход дополнительного

40 регистра 7 подается с выхода порогового блока низкий потенциал, и на выходе детектора сохраняется результат предыдущего вычисления.

Таким образом,. за счет введения компаратора 11, который для получения каждого результата демодуляции

I обеспечивает использование наиболее точного алгоритма. вычислений, и

30 в дополнительной цепи, исключающей прохожденИе на вход арккосинусного преобразователя 8 значений аргументов функции arccos, дающих заведомо большую погрешность, повышается помехоустойчивость заявляемого устройства по сравнению с прототипом.

Цифровой частотный детектор, содержащий арккосинусный преобразователь, выход которого является выходом устройства, аналого-цифровой преобразователь, информационный и тактовый входы которогю являются соответствующими входами устройства, а выход подключен к информационному входу регистра, при этом тактовый вход регистра соединен с тактовым входом аналого- цифрового преобразователя, первая и вторая группы выходов подключены соответственно к входам первого и второго преобразователей, первый и второй выходы кото" рого соединены соответственно с первым, вторым, третьим и четвертым входами мультиплексора, первый и второй выходы мультиплексора подключены к входам делителя, о т л и ч а юшийся тем, что, с целью повышения помехоустойчивости, в него введены компаратор, пороговый блок, элемент задержки и дополнительный регистр, информационный вход которого подключен к выходу делителя, выходк входу арккосинусного преобразователя, тактовый вход - через элемент задержки к тактовому входу устройства, а разрешающий вход - к выходу порогового блока, причем вход порогового блока соединен с вторым выходом мультиплексора, управляющий вход которого подключен к выходу компаратора, первый и второй входы компаратора соединены соответственно с вторыми выходами первого и второго преобразователей.