Устройство для предсказания четности результата сдвигателя

 

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных сие - тем обработки информации. Цель изобретения - повышение быстродействия устройства. Устройство содержит формирователь кода маски, группу блоков элементов И, группу блоков элементов ИЛИ, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу коммутаторов , блок сдвига контрольных разрядов, коммутатор, элементы И. Повышение быстродействия осуществляется за счет сокращения числа входов в элементах ИСКЛЮЧАЮЩЕЕ ИЛИ. 2 ил.. 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sj >s G 06 F 11/10

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ и

\» ни

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4748954/24 (22) 11.10,89 (46) 30.04.92. Бюл. ¹ 16 (72) А,И, Бурачевский, А,А, Шостак и Л.О.

Шпаков (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 1095184, кл. G 06 F 11/10, 1983, Авторское свидетельство СССР

¹ 1658155, кл. G 06 F 11/10, 1989.

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных систем обработки информации.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 — схема соединения блоков элементов И и элементов

ИЛИ.

Устройство содержит формирователь 1 кода маски, группу 2 блоков элементов И, группу 3 блоков элементов ИЛИ, группы 4 и

5 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу

6 коммутаторов, блок 7 сдвига контрольных разрядов, коммутатор 8, элементы И 9 и 10, информационный вход 11 устройства, вход

12 контрольных разрядов устройства, входы

13 и 14 задания типа и направления сдвига устройства, вход 15 задания кода сдвига

„„SU „„1730628А1 (54) УСТРОЙСТВО ДЛЯ ПРЕДСКАЗАНИЯ

ЧЕТНОСТИ РЕЗУЛЬТАТА СДВИГАТЕЛЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных систем обработки информации, Цель изобретения — повышение быстродействия устройства. Устройство содержит формирователь кода маски, группу блоков элементов

И, группу блоков элементов ИЛИ, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу коммутаторов, блок сдвига контрольных разрядов, коммутатор, элементы И. Повышение быстродействия осуществляется за счет сокращения числа входов в элементах

ИСКЛЮЧАЮЩЕЕ ИЛИ. 2 ил.. 3 табл. устройства, вь|ход 16 контрольных разрядов устройства, выход 17 формирователя 1 кода маски, выходы 18 — 20 блоков элементов И группы 2, выходы 21 блоков элементов ИЛИ группы 3, выходы 22 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 4, управляющие С выходы 23 коммутаторов группы 6, выходы 0

24 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 5, выход 25 коммутатора 8, вы- 0ф ходы 26 и 27 элементов И 9 и 10 соответственно. для определенности допускают. что на ила вход 11 устройства поступает 64-разрядная информация, разделенная на m = 8 байтов по восемь разрядов, каждый из которых сои ровожда ется контрол ьн ым разрядом.

Формирователь 1 кода маски предназначен для формирования девятиразрядного двоичного кода маски, позволяющего,выделить в каждом байте входной информации

1730628 устройства разряды, которые при выполнении сдвига под управлением младших трех разрядов кода сдвига, поступающего на вход 15 устройства, либо пересекают границу байта, т. е. переходят в соседний байт (при значении трех младших разрядов, меньшем пяти), либо остаются в данном байте (при значении трех младших разрядов, большем или равном пяти), при этом во втором случае также выделяется контрольный разряд байта.

B табл, 1 описано функционирование формирователя 1 кода маски, на управляющий вход которого поступает управляющий сигнал с входа 14 задания направления сдвига устройства, а на информационный вход — младшие три разряда 152 входа 15 задания сдвига устройства.

Допустим, при выполнении сдвига вправо на входе 14 задания направления сдвига устройства устанавливается уровень

"1", а при выполнении сдвига влево — уровень "0". Независимо от направления сдвига код сдвига на вход 15 устройства поступает в прямом коде.

Формирователь 1 кода маски можно выполнить различными способами: на

ППЗУ 500 РЕ 149 (входы формирователя 1 в этом случае являются адресными входами

ППЗУ); на элементах И, ИЛИ, НЕ, выполнив синтез по таблице истинности работы формирователя 1; на 8-входовых мультиплексорах 500ИД164 (в этом случае пользуются табл. 2).

В табл, 2 представлено функционирование формирователя 1, учитывающее реализацию его на восьми входовых мультиплексорах.

Группа 2 блоков элементов. И, группа 3 блоков элементов ИЛИ и первая группа 4 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ совместно формируют для каждого байта входной информации четность выдвигаемых за границу байта разрядов при выполнении сдвигов под управлением младших трех разрядов кода сдвига.

На фиг. 2 показано взаимодействие блока 2i элементов И, блока 3i элементов ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 при формировании четности выдвигаемых разрядов i-го байта(! =1,2,3, ...,8), Каждый блок элементов И можно выполнить на девяти двухвходовых элементах

И, на первый вход которых поступает соответствующий разряд кода маски, а на второй вход — соответствующий разряд соответствующего байта с входа 11 устройства, либо контрольный разряд соответствующего байта с входа 12 контрольных разрядов устройства.

Каждый из блоков 3 — Зз элементов ИЛИ может быть реализован на трех двухвходовых и одном трехвходовом элементах ИЛИ, Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4> — 4з

5 первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются четырехвходовыми и для их реализации требуется по три двухвходовых элемента 500 ЛП 107.

Вторая группа 5 элементов ИСКЛЮЧА10 ЮЩЕЕ ИЛИ предназначена для формирования контрольных разрядов байтов при выполнении сдвигов под управлением младших разрядов кода сдвига. Она может быть реализована на микросхемах 500 ЛП

15 107.

Блок 7 сдвига контрольных разрядов предназначен для формирования предсказанных значений контрольных разрядов байтов при выполнении сдвигов под управ20 лением старших разрядов кода сдвига.

Сформированные на выходах блока 7 контрольные разряды 161 16s байтов с первого по восьмой соответственно являются предсказанными контрольными разрядами четно25 сти результата сдвигателя.

Функционирование блока 7 сдвига контрольных разрядов поясняется с помощью табл. 3.

Коммутатор 8 формирует для крайнего левого байта сигнал четности вдвигаемых

30 разрядов при выполнении сдвига вправо под управлением младших разрядов кода сдвига, при этом на выход 25 коммутатора 8 поступает значение с выхода 22в элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 4â группы, если вы35 полняется циклический сдвиг, и значение с выхода 26 первого элемента И 9 — если выполняется арифметический сдвиг. Коммутатор 8 может быть реализован на элементах

500 ЛС 118 или 500 ЛС 119.

40 Первый элемент И 9 предназначен для формирования сигнала четности вдвигаемых единиц при выполнении арифметического сдвига вправо. Этот сигнал равен единице только в том случае, когда в устрой45 стае выполняется арифметический сдвиг вправо на нечетное число разрядов отрицательного числа.

Второй элемент И 10 формирует для крайнего правого байта сигнал четности

50 вдвигаемых разрядов при выполнении сдвига влево под управлением младших разрядов кода сдвига, при этом на выход 27 второго элемента И 10 поступает значение с выхода 221 элемента ИСКЛЮЧАЮЩЕЕ

55 ИЛИ 41 группы (при выполнении циклического сдвига) или уровень "0" (при выполнении логического или арифметического сдвига). В случае реализации в устройстве только циклического сдвига вправо (циклический сдвиг влево заменяется в этом слу1730628

50

55 чае циклическим сдвигом вправо на дополнительный код величины сдвига) необходиMocTb в использовании второго элемента И

10 отпадает. В этом случае на второй вход коммутатора 6s необходимо постоянно подавать уровень "О".

Работа устройства рассматривается в различных режимах на примере. сдвига в нем восьми байтов входной информации а1

az аз ... а64 на 19 двоичных разрядов (на вход

15 устройства подается прямой двоичный код величины сдвига 010011).

Пусть первый байт а1 аг аз ... as является самым старшим и сопровождается контрольным разрядом четности К1, а восьмой байт а67абзам...a64 является самым младшим и сопровождается контрольным разрядом четности Ка.

Режим "Сдвиг вправо логический", На управляющий вход формирователя 1 кода маски поступает уровень "1" с входа 14 направления сдвига устройства, соответствующий выполнению сдвига вправо, а на информационный вход формирователя 1 подается значение младших трех разрядов 15z входа 15 кода сдвига устройства (в рассматриваемом примере 011), В соответствии с работой формирователя 1 (см. табл. 1) на его выходе 17 в этом случае формируется код маски 000001110, который далее поступает на первые входы блоков 2> — 2a элементов И, на вторые входы которых подаются значения соответствующих байтов 11 — 11a входной информации с информационного входа

11 устройства, а на третьи входы — контрольные разряды 12 — 12s соответствующих байтов с входа 12 контрольных разрядов устройства. Для рассматриваемого случая на выходах 181, 19> и 20> блока 21 формируется результат маскирования в виде совокупности значений 0000, 0 asa7as и "О" соответственно, на выходах 182, 192 и 202 блока 22 — 0000, О а 4а баы и "О" соответственно и т. д., на выходах 18s, 19s и 20s блока

2s- результат маскирования в виде совокупности значений 0000, О а62абза64 и "О", Далее на блоках 31 — 36 элементов ИЛИ и элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 4> — 4s первой группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ формируются четности выдвигаемых в каждом байте разрядов, Так, на выходе 221 элемента 41 формируется четность Р1 " = а6+ а7 + аз & О, на выходе 22z элемента 42-Pz " = ам + а15+ а16 6- О и т. д., на выходе 22s элемента 4s — Ps" " = asz CF абз

6 а646.0.

Коммутатор 8 формирует четность разрядов, выдвигаемых в старший байт (при выполнении логического сдвига вправо четность вдвигаемых разрядов равна нулю), 5

35 подключая выход 26 первого элемента И 9 к выходу 25 под управлением сигналов с входа 13 типа сдвига устройства (на выходе 26 сформирован "О "}, Поскольку выполняется сдвиг вправо, на управляющие входы коммутаторов 61 — 66 поступает уровень "1", под действием которого на выходы 23z — 23a коммутаторов 62 — 6s поступают значения четностей выдвигаемых разрядов с выходов 22 -227 соответственно (на выход 231 коммутатора 61 поступает значение четности вдвигаемых в старший байт разрядов с выхода 25 коммутатора 8), Таким образом, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 51 — 58 поступаюттри составляющие: контрольные разряды 121 — 12s соответствующих байтов с входа 12 контрольных разрядов устройства; четности выдвигаемых из данных байтов разрядов с выходов 221 — 226 элементов 41 — 46 соответственно; четности выдвигаемых разрядов из соседних левых байтов с выходов 231 — 23s коммутаторов 61 — 68 соответственно, которые являются четностями вдвигаемых в соответствующие байты разрядов. На выходах

24 -24s эл е м е н то в 51 — 56 формируются предсказанные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига. Так, на выходе 24> элемента 51 формируется контрольный разряд К1" = К1Ю P> " РО, на выходе 342 элемента 52 - К2п = К26=-Р28ЫД6.

К Р1 и т. д., на выходе.246 элемента 56— контрольный разряд Ks" = Ks + Р6 "д C+

Г+Р7

В блоке 7 сдвига контрольных разрядов под действием управляющих сигналов, Ilo ,тупак. щих с входа 13 задания типа сдвига устрсйства и уровня "1", поступающей с входа 14 задания направления сдвига устройства, а также под управлением старших разрядов 151 входа 15 кода сдвига устройства (в данном примере значение трех старших разрядов равно010) выполняется сдвиг контрольных разрядов, сформированных на выходах 24> — 24s и поступивших на соответствующие информационные входы блока 7, в соответствии с его работой (табл. 3), На выходах блока 7 в рассматриваемом примере формируются следующие контрольные разряды: О. О. К1П. К2П, Кзп, К4п, Кбп

К6", Эти ко нтрол ьн ые разряды, поступающие на выход 16 контрольных разрядов устройства, являются предсказанными четностями результата сдвигателя.

Несовпадение хотя бы одного байта результата сдвигателя значений его. фактической и предсказанной четностей указывает на наличие либо ошибки во входной инфор1730628

Режим "Сдвиг вправо циклический".

B этом режиме работа устройства аналогична работе в режиме "Сдвиг вправо логический". Отличие состоит в том, что коммутатор 8, формируя четность вдвигае- 30 мых в старший байт разрядов, подключает выход 228 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

48 под управлением сигналов с входа 13 задания типа сдвига устройства к выходу 25 коммутатора 8, так как выдвигаемые из 35 младшего байта разряды являются вдвигаемыми в старший байт разрядами при выпол-нении циклического сдвига вправо под управлением младших разрядов кода сдвига. В соответствии с указанным на выходе 40

24< элемента ИСКЛЮЧАЮЩЕЕ ИЛИ51формируется контрольный разряд K>" = K> +

+p выд+ р выд

Кроме того, в блоке 7 сдвига контрольных разрядов под управлением сигналов, 45 поступающих с входа 13 задания типа сдвига устройства, и уровня "1", поступающего с входа 14 направления сдвига устройства, а также под управлением старших разрядов

15 входа 15 кода сдвига устройства (в дан- 50 ном примере значение трех старших разрядов равно "010") выполняется циклический сдвиг контрольных разрядов, сформированных на выходах 241-248 и поступивших на соответствующие информационные входы 55 блока 7, в соответствии с его работой (см. табл. 3), В данном примере на выходах блока 7 формируются следующие контрольные разряды: К7", К8". К1", К2", Кз", K4", К5", К8". Эти мации сдвигателя, либо на неисправности в его аппаратуре.

Режим "Сдвиг вправо арифметический".

В этом режиме устройство работает аналогично предыдущему. Отличие состоит только в том, что коммутатор 8, формируя четность вдвигаемых в старший байт разрядов, подключает выход 26 первого элемента

И 9 под управлением сигналов с входа 13 задания типа сдвига устройства к выходу 25 коммутатора, при этом на выходе 26 первого элемента И 9 формируется признак П, учитывающий четность вдвигаемых единиц при сдвиге отрицательного. числа (в данном примере признак П = a<, поскольку выполняется сдвиг вправо и уровень "1" поступает на второй вход элемента И 9, а младший разряд 15з входа 15 кода сдвига устройства, подключенный к третьему входу элемента И

9, установлен в "1"), В соответствии с указанным, на выходе

241элемента 5> ИСКЛЮЧАЮЩЕЕ ИЛИ формируется контрольный разряд К1" = K> +

+Р1 "+ и.

25 контрольные разряды, являющиеся предсказанными четностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства.

Режим "Сдвиг влево логический", На управляющий вход формирователя 1 кода маски поступает уровень "0" с входа 14 задания направления сдвига устройства, соответствующий выполнению сдвига влево, а на информационный вход формирователя 1 подается значение младших трех разрядов

152 входа 15 кода сдвига устройства (в данном примере 011). В соответствии с работой формирователя 1 (см. табл. 1), íà его выходе

17 в этом случае формируется код маски

111000000, который далее поступает на первые входы блоков 21 — 28, на вторые входы которых подаются значения соответствующих байтов 111— - 118 входной информации с входа 11 устройства, а на третьи входы— контрольные разряды 121 — 128 соответствующих байтов с входа 12 контрольных разрядов устройства. Для данного случая на выходах 181, 191 и 201 блока 21 формируется результат маскирования в виде совокупности значений а а2аз0, 0000 и "0" соответственно, на выходах 182, 19 и 20 — а9а1оа110, 0000 и "0" и т. д., на выходах 188, 198 и 208— результат маскирования в виде совокупноСти ЗначЕний a57a5Sa590, 0000 и "0".

Далее в блоках 3 -3 элементов ИЛИ и элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 4> — 48 первой группы формируются четности выдвигаемых в каждом байте разрядов. Так, на выходе 221 элемента 41 формируется четность Pi д = а19а26 аз(9 О, на выходе 222

ЭЛЕМЕНта 42 - Р2 ыД = а9 6 а 1О6 а116 0 И т. д., на выходе 228 элемента 48 — четность Ps д=

= а575 asst а59@0.

Второй элемент И 10 формирует четность разрядов, вдвигаемых в младший байт (при выполнении логического и арифметического сдвигов влево четность вдвигаемых разрядов равна нулю).

Поскольку выполняется сдвиг влево, то на управляющие входы коммутаторов 61 — 6s поступает уровень "0", под действием которого на выходы 231-237 коммутаторов 61-67 поступают значения четностей выдвигаемых разрядов с выходов 222 — 228 соответственно, а на выход 238 коммутатора 6s— значение четности вдвигаемых в младший байт разрядов с выхода 27 второго элемента

И 10.

Таким образом, на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 51 — 58 поступаюттри составляющие: контрольные разряды 121 — 128 соответствующих байтов с входа 12 устройства; четности выдвигаемых из данных байтов разрядов с выходов 221 228

1730628

10 соответственно и четности выдвигаемых разрядов из соседних правых байтов с выходов 23 1 — 238 соответствен но. На выходах

24> — 248 элементов 5> — 5s формируются предсказанные значения контрольных разрядов байтов при выполнении сдвига под управлением младших разрядов кода сдвига. Так, на выходе 241 элемента 51 формируется контрольный разряд К1" = К1 P1 "4 + Р2 д, на выходе 242 элемента 52 - К2" = Кз+ (+ Р2 ""(+ Рз ыд и т. д., на выходе 248 элемента 58- К8 = К88- Р8"" О.

В блоке 7 сдвига контрольных разрядов под действием сигналов, поступающих с входа 13 задания типа сдвига устройства, и уровня "О", поступающего с входа 14 направления сдвига устройства, а также под управлением разрядов 151 входа 15 кода сдвига устройства (в данном примере значение старших разрядов равно 010) выполняется логический сдвиг влево контрольных разрядов, сформированных на выходах 241—

248 и поступивших на соответствующие информационные входы блока 7, в соответствии с его работой (см. табл. 3). В данном примере на выходах блока 7 формируются следующие контрольные разряды:

Кзп, К ", Ksп, К8" К7П, К8п,0,0. Эти контрольные разряды, являющиеся предсказанными четностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства.

Режим "Сдвиг влево арифметический", В этом режиме устройство работает точно так же, как и в предыдущем режиме, и для тех же данных формируются те же значения предсказанных четностей результата сдвигателя.

Режим "Сдвиг влево циклический".

В этом режиме работа устройства аналогична работе в режиме "Сдвиг влево логический". Отличие состоит в том, что второй элемент И 10, формируя четность вдвигаемых в младший байт разрядов, подключает выход 221 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

4> под управлением сигналов с входа 13 задания типа сдвига устройства к выходу 27 элемента И 10, так как выдвигаемые из старшего байта разряды являются вдвигаемыми в младший байт разрядами при выполнении циклического сдвига влево под управлением младших разрядов кода сдвига. В соответствии с указанным на выходе 248 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 58 формируется контрольный разряд К8" = Ks+ Ps " ;Р выд

Кроме того, в блоке 7 сдвига контрольных разрядов под управлением сигналов, поступающих с входа 13 типа сдвига устройства, и уровня "О", поступающего с входа 14

55 направления сдвига устройства, а также под управлением старших разрядов 154 входа 15 кода сдвига устройства (в данном примере значение трех старших разрядов равно 010) выполняется циклический сдвиг влево контрольных разрядов, сформированных на выходах 241-248 и поступивших на соответствующие информационные входы блока 7 в соответствии,с его работой (см, табл. 3), В данном примере на выходах блока 7 формируются следующие контрольные разряды: КЗ, К4", KS". К8", Кт", KS, К1 Кг .

Эти контрольные разряды, являющиеся предсказанными четностями результата сдвигателя, поступают на выход 16 контрольных разрядов устройства.

В предлагаемом устройстве, как и в известном, организован автономный контроль по четности, не требующий введения дополнительных связей со сдвигатепем и не ограничивающий варианты его реализации, при этом обеспечивается возможность предсказания четности для каждой группы разрядов результата сдвигателя, сопровождаемой своим контрольным разрядом.

Формула изобретения

Устройство для предсказания четности результата сдвигателя, содержащее формирователь кода маски, группу блоков элементов И, группу блоков элементов ИЛИ, две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группу коммутаторов, блок сдвига контрольных разрядов, коммутатор и первый элемент И, причем первые входы блоков элементов И группы соединены с соответствующими разрядами выхода формирователя кода маски, вторые входы блоков элементов И группы подключены к соответствующим разрядам информационного входа устройства, первый и второй выходы каждого блока элементов И группы соединены соответственно с первым и вторым входами соответствующего блока элементов

ИЛИ группы, выходы которых соединены с входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выходы которых соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, выходы которых соединены с соответствующими разрядами информационного входа блока сдвига контрольных разрядов, выход которого является выходом контрольных разрядов устройства, вход задания направления сдвига устройства подключен к управляющим входам всех коммутаторов группы, первому входу первого элемента И и управляющему входу формирователя кода маски, информационный вход которого подключен к группе младших разрядов входа задания кода сдвига устрой1730628

Таблица1

30 ства, второй и третий входы первого элемента И подключены соответственно-к старшему разряду информационного входа и младшему разряду входа задания кода сдвига устройства, вход задания величины сдвига блока сдвига контрольных разрядов подключен к группе старших разрядов входа задания кода сдвига устройства, входы задания направления и типа сдвига блока сдвига контрольных разрядов подключены соответственно к входам задания направления и типа сдвига устройства, выход первого элемента И соединен с первым информационным входом коммутатора, управляющий вход и выход которого соединены соответственно с входом задания типа сдвига устройства и первым информационным входом первого коммутатора группы, выход каждого i-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с первым информационным входом (i+1)-го коммутатора группы (1 < m -1, где m— число элементов в группе), выход каждого

j-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с вторым информационным входом (j-1)-ro коммутатора группы (2 j m), выход m-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с вторым информационным входом коммутатора, третьи входы блоков элементов И

5 группы подключены к соответствующим разрядам входа контрольных разрядов устройства, выходы коммутаторов группы соединены с вторыми входами соответствующих элементов ИСКЛЮЧАЮ10 ЩЕЕ ИЛИ второй группы, третьи входы которых подключены к соответствующим разрядам входа контрольных разрядов устройства, отличающееся тем,что,с целью повышения быстродействия устрой15 ства, в него введен второй элемент И, причем первый вход второго элемента И подключен к входу задания типа сдвига устройства, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединен с

20 вторым входом второго элемента И, выход которого соединен с вторым информационным входом m-го коммутатора группы, третьи выходы блоков элементов И группы соединены с третьими входами соответству25 ющих блоков элементов ИЛИ группы.

1730628

13

Продолжение табл.1

Таблица2

ПримечаниеЯ, R - прямой и инверсный уровни логического сигнала, установленного на управляющем входе формирователя 1 (на входе 14 направления сдвига устройства), 1730628

15

Таблица 3

Тип сдвига (вход 13) Направление сдвига (вход 14) Выходы 16 блока 7

Старшие раэряды кода сдвига (разряды 15 входа 15) 16, 6е

16 (1бв

16е 16в 165 165

И7 И8

И8 И1

И1 И2

И2 ИЗ

ИЗ И4

И4 И5

И5 И6

И6 И7

О (влево) 000

001.

О1О.

011

100 . 101

111

И1 И2

И2 ИЗ

ИЗ И4

И4 И5

И5 И6

И6 И7

И7 И8

И8 И!

Циклический

ИЗ

И4 И5

И6

И7

И8

И1

И2

О (влево) Логический и арифметический

001

011

101

111

И1 И2

И2 ИЗ

ИЗ И4

И4 И5

И5 И6

И6 И7

И7 И8

И8 О

ИЗ

И4

И5

И6

И7

И8

О

И7 И8

И8 О

О О

О О

О О

О О

О О

О О

1 (вправо) Циклический

001

011

101

111

И1 И2

И8 И .

И7 И8

И6 И7

И5 И6

И4 И5

ИЗ И4

И2 ИЗ

И! И2

О И!

О О

О О

О О

О О

О О

О О

ИЗ

И2

И1

И8

И7

И6

И5

И4

И7 И8

И6 И7

И5 И6

И4 И5

ИЗ И4

И2 ИЗ

И1 И2

И8 И!

И7 И8

И6 И7

И5 И6

И4 И5

ИЗ И4

И2 ИЗ

И! И2

О И1

Логический и арифметический

001

011

101

111

ИЗ

И2

И1

О

О

О

О

1 (вправо) Л р и м е ч а н и е. Ni - информация íà i-м информационном входе блока 7, tS

Sz

1!

1г

1}4 ttJ 1li tl1

11б

tt1

It4 }21 г г2

121 }б1 Щ tzz zz гб)

J1 J2

tt4 t1z

«1 4z

1гб 1гб lгу г4 гб г}

124 24 гб4 ttz Izz tJs 1бб tz гбб 121 }бт гбт

1гб гб

2}2 а}2

1г2

2s

}б1 tttg 202 б4

ttz

JJ бб г}б 2}б

Фб бб

Jt г}т

Js гя бб гг1

27 1б

J4 г}4

2Е

У ггб б1 г}1

Z}z б4

Ja, }г, 12б

@ }22 б2 бб б4 бб So S1 Sz гбб гбб гбу гбб

1 гу г42 гтб

lSr

1б1 16z 16> N4 tzz /бб lбт }бб

Фиг.}

И4 . И5

И5 И6

И6 И7

И7 И8

И8 И!

И! И2

И2 ИЗ

ИЗ И4

И4 И5

И5 И6

И6 И7

И7 И8

И8 О

О О

О О

О О

И4 И5

ИЗ И4

И2 ИЗ

И1 И2

И8 И1

И7 И8

И6 И7

И5 И6

И4 И5

ИЗ И4

И2 ИЗ

И! И2

О И!

О О

О О

О О

И6

И7

И8

И1

И2

ИЗ

И4

И5

И6

И7

И8

О

О

О

О

О

И6

И5

И4

ИЗ

И2

И!

И8

И7

И6

И5

И4

ИЗ

И2

И!

О

О !

18

1730628

Составитель В.Гречнев

Редактор Л.Пчолинская Техред М.Моргентал Корректор О.Кравцова

Заказ 1513 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, ужгород, ул.Гагарина, 101