Программируемый аналого-цифровой преобразователь

 

Изобретение относится к измерительной технике, в частности к системам сбора и измерений аналоговых сигналов. Цель изобретения заключается в расширении области применения за счет возможности обеспечения различных режимов уравновешивания и изменения основных характеристик преобразователя. Преобразователь содержит набор компараторов, на первые входы которых может поступать один преобразуемый сигнал или отдельный сигнал на вход каждого компаратора, вторые входы компараторов подключены к соответствующим выходам делителя напряжения, первый и второй входы которого соединены с выходами разнополярных ЦАП соответственно вытекающего и втекающего токов, а средняя точка - с выходом ЦАП напряжения , формирователь уравновешивающих сигналов, блок управления, мультиплексор коммутатор, преобразователь унитарного кода в двоичный позиционный код, сумматор , многоканальный регистр последовательного приближения и многоканальный счетчик. На этапе программирования типа и основных характеристик преобразователя (разрешающей способности, быстродействия , амплитудного диапазона и динамических свойств) из ЭВМ в оперативные запоминающие устройства, входящие в состав соответственно формирователя и блока управления, записываются табличная функция требуемого устройства и требуемые значения управляющих сигналов соответственно . 2 з п.ф-лы, 9 ил со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 03 М 1/14, 1/38

ГОСУДАРСТВЕННЫ Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ4ЕТЕЛЬСТВУ (21) 4332546/63 (22) 14.10.87 (46) 07.05.92. Бюл. ¹ 17 (71) Институт теплофизики СО АН СССР (72) Е.В.Кожухова, В.И.Титков, В.А.Трушин и А.B.Àïûõòèí (53) 681.325 (088,8) (56) Авторское свидетельство СССР

¹ 1325696, кл. Н 03 М 1/14, 1986. (54) ПРОГРАММИРУЕМЫЙ АНАЛОГОЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной технике, в частности к системам сбора и измерений аналоговых сигналов. Цель изобретения заключается в расширении области применения за счет возможности обеспечения различных режимов уравновешивания и изменения основных характеристик преобразователя, Преобразователь содержит набор компараторов, на первые входы которых может поступать один преобразуемый сигнал или отдельный сигнал на вход каждого компаратора, вторые входы

Изобретение относится к измерительной технике, в частности к системам сбора и измерений аналоговых сигналов, и может широко использоваться в качестве универсального устройства, характеристики которого оперативно программируются пользователем с учетом конкретных требований, Цель изобретения — расширение области применения за счет возможности обеспечения различных режимов уравновешивания и изменения основных характеристик преобразователя, . Ж 1732469 А1 компараторов подключены к соответствующим выходам делителя напряжения, первый и второй входы которого соединены с выходами разнополярных ЦАП соответственно вытекающего и втекающего токов, а средняя точка — с выходом ЦАП напряжения, формирователь уравновешивающих сигналов, блок управления, мультиплексор, коммутатор, преобразователь унитарного кода в двоичный позиционный код, сумматор, многоканальный регистр последовательного приближения и многоканальный счетчик. На этапе программирования типа и основных характеристик преобразователя (разрешающей способности, быстродействия, амплитудного диапазона vi динамических свойств) из ЭВМ в оперативные запоминающие устройства, входящие в состав соответственно формирователя и блока управления, записываются табличная функция требуемого устройства и требуемые значения управляющих сигналов соответственно. 2 з.п,ф-лы, 9 ил..

На фиг. 1 — 3 приведены функциональные схемы соответственно программируемого

АЦП, формирователя уравновешивающих сигналов и блока управления; на фиг. 4 — б— временные диаграммы, поясняющие работу преобразователя в режимах соответственно одноканального, многоточечного и мультиплицированного АЦП; на фиг. 7 — 9 — граф-схемы, позволяющие проследить как возможные переходы состояний, так и таблицу состояний формирователя уравновешивающих сигналов в режимах соответственно одноканаль1732469

10

25

55 ного, многоточечного и мультиплицированного АЦП.

Преобразователь содержит группу компараторов 1, делитель 2 напряжения, блок 3 управления, мультиплексор 4, цифроаналоговые преобразователи (ЦАП) 5 — 7, формирователь 8 уравновешивающих сигналов, коммутатор 9.

Формирователь 8 уравновешивающих сигналов (фиг. 2) содержит оперативные запоминающие устройства (ОЗУ) 10 и 11, регистр 12 и коммутаторы 13 и 14.

Блок 3 управления (фиг. 3) содержит оперативное запоминающее устройство 15, D-триггер 16, элемент И 17, счетчик 18, коммутаторы 19, 20, счетчик 21, 0-триггеры 22, 23, элементы И 24, тактовый генератор 25.

На фиг. 4 — 6 приведены временные диаграммы, поясняющие работу преобразователя на примере работы варианта с четырьмя компараторами, На этих диаграммах отмечены моменты ti стробирования памяти компараторо, где! = 0,1,..., показаны величина Um амплитудного диапазона ЦАП

7 и сигнал Оц на его выходе, время такта начальной установки, время tn измерения, сигналы Оо1 и Оо2 на первом и втором входах делителя напряжения, сигнал G на входе элемента И 24, сигналы С1 и С2 на первом и втором входах блока 3, сигналы

$1, $2...$9 на выходах блока, а также сигналы 01, 02 и 03 на оперативном запоминающем устройстве, причем над пульсами G указаны номера ячеек, содержимое которых поступает на выходы в этот момент, Кроме того, на диаграммах фиг. 4 одноканального режима показан преобразующий сигнал О,, на диаграммах фиг. 5 многоточечного режима — преобразуемые сигналы Uo — Оз, а на диаграммах фиг, 6 мультиплицированного режима — преобразуемые сигналы О>— - Оз.

На граф-схемах фиг. 7 — 9 над рамками обозначены номера ячеек оперативного запоминающего устройства 10, в рамках — содержимое этих ячеек, хранящееся в нем в одноканальном, многоточечном и мультиплицированном режимах работы соответственно, а над стрелками — условия переходов. Причем широкими стрелками выделены переходы, осуществляемые при уравновешивании входных сигналов, которые показаны на диаграммах фиг. 4-6, Преобразователь (фиг, 1) работает следующим образом.

В зависимости от числа преобразуемых сигналов на первые входы компараторов 1 может одновременно поступать один сигнал или отдельный сигнал на вход каждого компаратора 1. При этом вторые входы компараторов 1 подключены к выходам делителя 2, первый и второй входы которого соединены с выходами ЦАП 5 вытекающего тока и ЦАП 6 втекающего тока, управляемых с четвертых выходов блока 3 управления, а средняя точка делителя 2 соединена с выходом ЦАП 7 напряжения, управляемого с первых выходов формирователя 8, что позволяет формировать шкалы эталонных сигналов в соответствии с различными способами аналого-цифрового преобразования.

Так, путем включения соответствующих разрядов токовых ЦАП 5 и 6 могут формироваться грубая и точная шкалы эквидистантных напряжений различных полярностей относительно выходного сигнала ЦАП 7 напряжения, а унитарные результаты сравнения этих шкал с измеряемым сигналом Ux, одновременно поступающим на первые входы всех компараторов 1, преобразуются в двоичную оценку с помощью формирователя 8, блока 3 управления, мультиплексора 4 и коммутатора 9, которые в этом случае выполняют функцию преобразователя унитарного кода в двоичный позиционный код и сумматора. Таким образом обеспечивается реализация одноканального АЦП последовательно-параллельного уравновешивания, причем с такими программно-перестраиваемыми характеристиками, как разрешающая способность и динамические свойства (допускаемая скорость изменения амплитуды преобразуемого сигнала).

Путем выключения всех разрядов токовых ЦАП 5 и 6 на вторых входах компараторов обеспечиваются одинаковые значения эталонного сигнала, равные напряжению

ЦАП 7. Эти значения сравниваются одновременно с каждым из измеряемых сигналов, поступающих на первые входы компараторов 1, что обеспечивает реализацию многоканальной структуры АЦП, При этом двоичные оценки измеряемых сигналов формируются способом поразрядного уравновешивания поочередно в каждом канале или способом одновременного "коллективного" уравновешивания всех измеряемых сигналов ступенчатым эталонным сигналом с помощью формирователя 8, блока 3 управления, мультиплексора 4 и коммутатора 9, которые в этом случае выполняют функцию многоканального регистра последовательного приближения или многоканального счетчика. Таким образом реализуется многоточечный АЦП поразрядного уравновешивания с цифровой коммутацией каналов или мультиплицированный

АЦП ступенчатого уравновешивания, причем с таким программно-перестраиваемыми характеристиками как разрешающая

1732469

55 способность, динамические свойства, быстродействие и амплитудный диапазон.

Таким образом, без изменения состава аппаратных средств, т.е. при постоянной организации схемы преобразователя в целом, а формирователя 8 и блока 3 управления в частности, обеспечивается изменение типа (структуры) АЦП и значений основных характеристик. Это достигается за счет того, что формирователь 8 и блок 3 управления содержат оперативные запоминающие устройства 10 и 15 соответственно, в которые при программировании типа и основных характеристик АЦП из ЭВМ записываются таблицы состояний различных устройств (счетчика, регистра последовательного приближения и т.п.) и различные значения управляющих сигналов, а при временной развертке содержимого этих ОЗУ 10 и 15 в процессе преобразования обеспечивает ся формирование шкал эталонных сигналов и преобразование результатов их сравнений с измеряемыми сигналами в двоичные оценки в соответствии с различными способами аналого-цифрового преобразования, В результате изменение типа и основных характеристик АЦП достигается без изменения состава аппаратных средств и связано лишь с изменением содержимого блоков

ОЗУ 10 и 15. При этом гибкость изменения типа и основных характеристик АЦП достигается без видимого увеличения аппаратурных затрат по сравнению с каждым из известных типов АЦП (одноканального последовательно-параллельного, многоточечного поразрядного уравновешивания с цифровой коммутацией каналов и т.п.), что делает схему предлагаемого преобразователя простой, экономичной и технологичной в изготовлении наряду с универсальностью и широкой областью применения.

Формирователь 8 уравновешивающих сигналов (фиг. 2) работает следующим образом. В зависимости от значения сигнала на адресном входе А коммутатора 13 на его выходы поступает код с первых Х1 или вторых Х2 информационных входов, При этом схема формирователя 8 выполнена таким образом, что младшие из первых информационных входов коммутатора 13 соединены с выходами соответственно оперативного запоминающего устройства 11 и мультиплексора 4, вторые информационные входы являются соответствующими шинами "Загрузка", обеспечивающими связь с ЭВМ, а выходы подключены к адресным входам

ОЗУ 10, вход управления записью-чтением и информационн ье- входы являются соответствующими шинами "Загрузка", млад15

45 шие выходы соединены с объединенными информационными входами регистра 12 и оперативного запоминающего устройства

11, а старший выход — с вторым входом блока 3 управления. Это позволяет путем установки соответствующего значения сигнала на адресном входе коммутатора 13 адресовать ячейки ОЗУ 10 со стороны ЭВМ и записывать при программировании типа и характеристик АЦП в ОЗУ 10 таблицу состояний требуемого устройства (счетчика, регистра последовательного приближения и т.п.), значения которой последовательно поступают на информационные входы ОЗУ 10 из ЭВМ.

При этом в нулевую ячейку записывается код требуемого начального состояния устройства, а в остальные ячейки, содержимое младших разрядов которых соответствует требуемому конечному состоянию устройства, в старший разряд записывается единица (в остальные ячейки в этот разряд записывается нуль). Таким образом обеспечивается занесение табличных функций требуемых устройств с требуемыми значениями начального и конечного состояний.

После программирования на входе управления записью-чтением ОЗУ 10 устанавливаются значения сигнала, соответствующие режиму чтения, а на адресном входе коммутатора 13 — значение сигнала, обеспечивающее прохождение кодов с выходом ОЗУ 11 и мультиплексора 4 на адресные входы ОЗУ 10. Это позволяет в процессе преобразования измеряемых сигналов осуществлять временную развертку содержимого ОЗУ 10 путем выборки содержимого ячейки, адрес которой. поступает с выходов ОЗУ 11 и мультиплексора 4, занесение этого содержимого в регистр 12 и ОЗУ

11 и в соответствии с этим новым содержимым ОЗУ 11 и значением сигнала на выходе мультиплексора 4 выборку содержимого следующей ячейки ОЗУ 10. В результате обеспечивается формирование цифровых значений уравновешивающих сигналов на выходах регистра 12 (первых выходах формирователя 8) и двоичных оценок преобразуемых сигналов в ОЗУ 11 в соответствии с заданным при программировании способом аналого-цифрового преобразования (табличной функцией, хранящейся в ОЗУ 10 в процессе преобразования). При этом временная развертка содержимого ОЗУ 10 начинается с подачи в такте начальной установки на вход С стробирования коммутатора 13 нулевого значения сигнала с седьмого выхода блока 3 управления, ч-о позволяет сформировать на выходах коммутатора 13 нулевой код независимо от значе1732469 ний кодов на его информационных входах и соответственно обеспечивает выборку содержимого нулевой ячейки ОЗУ 10, в которой хранится код начального состояния устройства. Этот код заносится в регистр 12 и каждую из ячеек ОЗУ 11, и, таким образом, процесс уравновешивания преобразуемых сигналов начинается со значения эталонного сигнала, заданного при программировании.

Когда выбирается содержимое ячейки

ОЗУ 10, которое соответствует заданному при программировании конечному состоянию устройства, на старшем выходе ОЗУ 10 устанавливается единичное значение сигнала, которыи поступает на второй вход блока 3 управления и инициирует завершение процесса преобразования в тот момент, когда в ОЗУ 11 сформулированы двоичные оценки преобразуемых сигналов с заданной точностью и в требуемом амплитудном диапазоне. Причем в процессе преобразования на адресном входе А коммутатора 14 с третьего выхода блока 3 управления устанавливается значение сигнала, обеспечивающее прохождение через коммутатор 14 кодов на адресные входы ОЗУ 11 с выходов блока 3 управления, а по окончании процесса преобразования — с шин "Адрес", обеспечивающих связь с ЭВМ. Это позволяет адресовать ячейки ОЗУ 11 со стороны блока

3 управления в процессе формирования двоичных оценок преобразуемых сигналов и со стороны ЭВМ в процессе считывания из ОЗУ 11 в ЭВМ по шинам "Данные" результатов преобразования.

Блок 3 управления (фиг. 3) работает следующим образом. В зависимости от значения сигнала на адресном входе А коммутатора

20 на его выходы поступает код с первых Х1 или вторых Х2 информационных входов, При этом блок 3 управления выполнен таким образом, что первые информационные входы коммутатора 20 являются соответствующими шинами "Загрузка", обеспечивающими связь с ЭВМ, младшие и старшие из вторых информационных входов соединены с выходами счетчика 21 и D-триггеров 22 и

16, выходы подключены к адресным входам

ОЗУ 15, вход управления записью-чтением и информационные входы которого являются соответствующими шинами "Загрузка", Это позволяет путем установки соответствующего значения сигнала на адресном входе коммутатора 20 адресовать ячейки ОЗУ 15 со стороны ЭВМ и записывать при программировании в ОЗУ значения управляющих сигналов, требуемые для реализации АЦП заданного типа. После программирования на входе управления записью-чтением

ОЗУ 15 устанавливается значение сигнала, соответствующее режиму чтения, а на адресном входе коммутатора 20 — значение сигнала, обеспечивающее прохождение кодов с выходов счетчика 21 и 0-триггеров 22 и 16 на адресные входу ОЗУ 15, Это позволяет в процессе преобразования измеряемых сигналов осуществлять временную развертку содержимого ОЗУ 15 путем чтения его ячеек и, соответственно, формировать на выходах блока 3 управления посл едовател ьность уп равляющих си гналов, заданную при программировании. Так, с приходом на первый вход блока 3 управления запускающего сигнала С1 счетчик 18 и D-триггеры 16, 22 и 23 устанавливаются в нулевое состояние, счетчик 21 — в максимальное состояние, равное 2Р— 1, и через р+г элемент И 24 на вход суммирования счетчика 21 начинают поступать импульсы G тактового генератора 25, По этим импульсам содержимое счетчика 21 последовательно изменяется от нуля до 2Р— 1, и, соответр+г ственно, на выходах ОЗУ 15 формируется управляющая последовательность путем последовательного чтения от его нулевой до р+г

2Р— 1-й ячеек, что соответствует такту начальной установки. По импульсу переноса счетчика 21 0-триггера 22 устанавливается в единичное состояние и, таким образом, далее адресуются ячейки ОЗУ 15 с номерами от 2Р до 2Р— 1.

В соотвегствии с содержимым этих ячеек вырабатывается управляющая последовательность, соответствующая такту преобразования. Эта последовательность повторяется многократно до тех пор, пока на второй вход блока 3 управления не поступит единичный сигнал С2 с формирователя

8 (старшего выхода ОЗУ 10). С приходом этого сигнала D-триггер 16 по строб-импульсу S8 устанавливается в единичное состояние, что обеспечивает выработку управляющей последовательности в соответствии с содержанием 2р+ — 2 + 2 — 1-й ячеек

ОЗУ 15. При этой выборке 2 + 2 — 1-й ячейки может быть сформирован сигнал 01 низкого уровня, который поступает через элемент И 17 на вход синхронизации

D-триггера 23 и, сбрасывая последний, завершает выработку управляющей последовательности, или может быть сформирован сигнал 02, по которому содержимое счетчика 18 увеличивается на единицу. В последнем случае завершение выработки управляющей последовательности прекращается по импульсу переноса > 2Р— 1 счетчика 18, который поступает через элемент И

17 на вход синхронизации D-триггера 23.

Причем первый случай реализуется в АЦП

1732469 мультиплицированного типа, а второй — в

АЦП многоточечного и одноканального последовательно-параллельного типа.

Как, например, показано на временных диаграммах фиг, 4, в соответствии с содержимым ОЗУ 15 на выходах 3 управления может вырабатываться последовательность управляющих сигналов S1 — S9, обеспечивающая совместно с содержимым ОЗУ 10, показанными на фиг. 7 в виде граф-схемы, реализацию одноканального АЦП последовательно-параллельного уравновешивания с четырьмя компараторами. В соответствии со значениями сигналов S1(tt — to) — S9(tt — to) на интервале (t> — to) происходит начальная установка преобразователя. При этом к моменту 11 сигнал 0ц на выходе ЦАП 7 устанавливается на уровень 8m/16 середины амплитудного диапазона в соответствии с содержимым регистра 12 (фиг. 2), в. который сигналом S8 (to) был занесен двоичный эквивалент этого уровня (код восьмерки) из нулевой ячейки ОЗУ 10, которая адресуется на интервале (t> — to) в соответствии с низким уровнем сигнала $7(ц — to) на входе стробирования коммутатора 13. Относительно этого значения сигнала Оц(ц) на вторых входах компараторов 1 устанавливается грубая шкала эквидистантных напряжений с квантом Um/4 в диапазоне Um/2 в соответствии со значениями сигналов S4 — 1(t1 — to) — $4 — 3 (11- — t ) на входах токовых ЦАП 5 и 6.

Одновременно с этим в нулевую-третью ячейки ОЗУ 11 записывается двоичный код восьмерки из нулевой ячейки ОЗУ 10 в соответствии с последовательностью сигналов

S5 — 1(t t — — to) — S5-2(t> — to) и S6 соответственно на адресных входах и входе управления записью-чтением ОЗУ 11. Далее за два такта сг — t1 и сз — t2 осуществляется измерение сигнала Ux способом последовательно-параллельного уравновешивания с коррекцией знакопеременных динамических погрешностей, и при этом в нулевой ячейке

ОЗУ 11 формируется двоичная трехразрядная оценка сигнала Ux(t2).

B последующие два такта аналогичным образом формируется оценка сигнала Ох в первой ячейке ОЗУ 11, а затем во второй и третьей ячейках ОЗУ 11. После этого на выходе счетчика 18 формируется импульс переноса " 3", который поступает на вход

D-триггера 23, и, устанавливая его в единичное состояние, завершает процесс выработки управляющей последовательности до прихода следующего запускающего сигнала

С1. При этом формирование двоичной оценки сигнала Ох в нулевой ячейке ОЗУ

11 осуществляется на интервале (тз — t<) следующим образом. В соответствии с высоким уровнем сигнала S1(t1) в памяти компараторов запоминаются результаты сравнения сигнала ux(tt) с грубой шкалой эквидистант5 ных напряжений. Поскольку согласно фиг. 4 сигнал Ux(ti) больше опорных уровней 0,4

Um/16 и 8 Um/16 соответствующих компараторов, но меньше опорного уровня 12 Um/16 верхнего компаратора, запоминаются еди10

55 ничные сигналы в этих компараторах и нулевой сигнал в верхнем компараторе.

Эти результаты преобразуются способом последовательных приближений в двоичную оценку двух старших разрядов сигнала Их(т1) с помощью мультиплексора 4, коммутатора 9, формирователя 8 и блока 3 управления. Так, содержимое двух старших разрядов (код 102) нулевой ячейки ОЗУ 11 поступает через коммутатор 9 на адресные входы мультиплексора 4. Соответственно единичный сигнал компаратора (третьего снизу) поступает через мультиплексор 4 на старший адресный вход ОЗУ 10, на младшие адресные входы которого поступает при этом двоичный код восьмерки (10002) из нулевой ячейки ОЗУ 11. Таким образом формируется адрес 24-й ячейки (код 110002) ОЗУ

10, в которой хранится табличная функция регистра последовательного приближения и сумматора, показанная в виде граф-схемы на фиг.7, Могласно фиг.7, в 24-й ячейке ОЗУ

10 содержимое младших четырех разрядов равно числу 12 (код 11002), Код этого числа записывается в регистр 12 и нулевую ячейку

ОЗУ 11 первыми из импульсов соответстВенно S8 и S6, формируемых на интервале

t2 t1.

При этом содержимое двух старших разрядов (код 112) поступает с выходов нулевой ячейки ОЗУ 11 через коммутатор 9 на адресные входы мультиплексора 4. Соответственно нулевой сигнал верхнего компаратора поступает через мультиплексор 4 на старший адресный вход ОЗУ 10, на младшие адресные входы которого при этом поступает двоичный код числа "12" из нулевой ячейки ОЗУ 11. Таким образом формируется адрес 12-й ячейки (код 01100г) ОЗУ 10, содержимое четырех младших разрядов которой согласно фиг. 7 равно числу 10 (код

10102). Этот код записывается в регистр 12 и нулевую ячейку ОЗУ 11 вторым из импульсов соответственно S8 и S6, формируемых на интервале (t2 — t>). Таким образом, в нулевой ячейке ОЗУ 11 и регистре 12 формируется с содержимым регистра 12 эталонный сигнал

ЦАП 7, К моменту t2 он устанавливается на уровень 10 Um/16, а относительно этого уровня в соответствии со значениями сигналов S4-1(t2-t) - S 4-3 (t2-ö) устанавливается

1732469

45

55 точная шкала эквидистантных напряжений с квантом 2Um/16 в диапазоне й40/16, Причем квант и диапазон этой шкалы определяется на этапе программирования таких характеристик, как разрешающая способность и динамические свойства преобразователя, в котором возможен выбор любой из трех точных шкал с квантами Um/16, 2Um/16, 3Um/16 и диапазонами соответственно 2Um/16, +. 4Um/16, + 6Um/16 для рассматриваемого преобразователя с четырьмя компараторами, Далее, на интервале сз — t2, в памяти компараторов запоминаются результаты сравнения сигнаЛа Ux(12) С тОЧКОй ШКаЛЫ ЭКВИДИСтаНтНЫХ Напряжений. Поскольку согласно фиг. 4 сигнал

Ux(t2) бсльшЕ ОпОРнОга УРОвнЯ нижнЕгО кампаратора и меньше опорных уровней следующих компараторов, единичный сигнал запоминается в памяти нижнего компаратора, а нулевые сигналы запоминаются в памяти остальных компараторов.

Из результато" этих сравнений формиРУетсЯ ДвоичнаЯ оЦенка сигнала Ux(t2) с Учетом его изменения за время t2 — t1 грубого уравновешивания. Так, содержимое двух младших разрядов (код 102) нулевой ячейки

ОЗУ 11 поступает через коммутатор 9 на адресные входы мультиплексора 4. Соответственно нулевой сигнал третьего компаратора поступает через мультиплексор 4 на старший адресный вход ОЗУ 10, на младшие адресные входы которого при этом поступает двоичная десятка (код 10102). Таким образом формируется адрес десятой ячейки ОЗУ

10, содержимое которой согласно фиг. 7 равно числу 9 (код 10012). Этот код записывается в нулевую ячейку ОЗУ 11 первым из импульсов S6, формируемых на интервале тз — t2. При этом содержимое двух младших разрядов (код 012) нулевой ячейки ОЗУ 11 поступает через коммутатор 9 на адресные входы мультиплексора 4. Таким образом, нулевой сигнал второго компаратора посту.пает через мультиплексор 4 на старший вход ОЗУ 10, на младшие адресные входы которого при этом поступает двоичная девятка. Так формируется адрес девятой ячейки ОЗУ 10, содержимое которой согласно фиг. 7 равно числу "6" (код 01102). Этот код записывается в нулевую ячейку ОЗУ 11 вторым из импульсов S6, формируемых на интервале тз — t2, Таким образом, в нулевой ячейке ОЗУ 11 за два такта формируется двоичная оценка сигнала U„(t2) с точностью

Um/8, т,е. без динамической погрешности, несмотря на то, что за такт t2 — t1 грубого уравновешивания сигнал 14 изменяется на величину, равную — 4Um/16, Это достигается за счет перекрытия грубой и точной шкал

35 и цифрой коррекции результата грубого преобразования путем знакового суммирования грубой и точной оценок, осуществляемого табличным способом.

Как, например, показано на временных диаграммах фиг. 5, на входах блока 3 управления может вырабатываться в соответствии с содержимым ОЗУ 15 последовательность управляющих сигналов S1 — S9, обеспечивающая совместно с содержимым ОЗУ 10, показанным. на фиг. 8 в виде граф-схемы, реализацию четырехканального многоточечного АЦП поразрядного уравновешивания с цифровой коммутацией каналов. В соответствии со значениями сигналов $1(т1 — t2)— — S9(t1 — to) на интервале t1 — to осуществляется начальная установка преобразователя.

При этом к моменту 1 сигнал Оц на выходе

ЦАП 7 устанавливается на уровень 4Um/16 середины заданного при программировании амплитудного диапазона в соответствии с содержимым регистра 12, в который сигналом $8(to) заносится двоичный эквивалент этого уровня (вид четверки) из нулевой ячейки ОЗУ 10, которая адресуется на интервале t1 — to в соответствии с низким уровнем сигнала S7(t1 — tо) на входе стробирования коммутатора 13.

Это значение сигнала Оц(1) одновременно поступает на вторые входы всех компараторов преобразователя, поскольку в соответствии со значениями сигналов S41 — S4 — 3 на входах ЦАП 5 и 6 через делитель

2 не протекают токи этих ЦАП 5 и 6. Одновременно с этим в нулевую — третью ячейки

ОЗУ 11 записывается двоичный код четверки из нулевой ячейки ОЗУ 10 в соответствии с последовательностью сигналов S5 —. 1(11— — to) — S5 — 2(t1 — tp) и S6 соответственно на адресных входах и входе управления записью-чтением ОЗУ 11. Далее, за три такта

t2 — t1, tç — t2 и т4 — тз осуществляется измерение сигнала U< нулевого канала способом поразрядного уравновешивания. При этом в нулевой ячейке ОЗУ 11 формируется двоичная оценка сигнала 4 с точностью Um/16, которая определяется на этапе программирования таких характеристик преобразователя, как разрешающая способность (разрядность), быстродействие (время преобразования) и амплитудный диапазон. В последующие три такта аналогично измеряется сигнал U1 первого канала. При этом двоичная оценка формируется в первой ячейке ОЗУ 11 и т,д. В конце третьего из трех тактов, выполняемых при измерении сигнала 0з третьего канала, на выходе счетчика

18 формируется импульс переноса " >3", по которому процесс преобразования сигналов Uo-0з завершается до прихода следую13

1732469

10

20

35

55 щего запускающего сигнала С1. При этом формирование двоичной оценки сигнала U< в нулевой ячейке ОЗУ 11 осуществляется следующим образом.

Результаты одновременного сравнения значений сигнала Оц с измеряемыми сигналами Up— - Оз поступают с выходов соответствующих канальных компараторов 1 на информационные входы мультиплексора 4, а на выход последнего проходит сигнал того компаратора 1.1, двоичный номер которого установлен на адресных входах. Так, согласно фиг. 5, на интервале t4 — tr на пятом выходе блока Зуправления устанавливается двоичный код нуля (нулевые значения сигналов $5 — 1 и $5 — 2). Этот код поступает на адресные входы ОЗУ 11 через коммутатор

14 и адресные входы мультиплексора 4 через коммутатор 9. Соответственно на интервале t4 — «в нулевой ячейке ОЗУ 11 формируется двоичная оценка сигнала U<> по результатам его сравнений со значениями эталонного сигнала. Эти результаты поступают с нижнего компаратора 1 через мультиплексор 4 на старший адресный вход

ОЗУ 10, в котором хранится табличная функция регистра последовательного приближения, показанная на фиг. 8 в виде графсхемы. Согласно фиг. 5, преобразуемый сигнал Uo больше значения эталонного сигнала Оц(«), равного 40гп/16, поэтому выходной сигнал этого компаратора равен единице. Этот единичный сигнал поступает на старшие адресные входы ОЗУ 10, на младшие адресные входы которого при этом поступает двоичный код четверки (0100г) с выходов ОЗУ 11. Таким образом формируется адрес 20-й ячейки (код 101002) ОЗУ 10, содержимое которой согласно фиг. 8 равно шестерке (код 01102), Этот код шестерки записывается в регистр 12 и нулевую ячейку

ОЗУ 11 импульсами соответственно S8(tz—

«) и $6(тг — «), В соответствии с содержи мым регистра 12 к моменту tz сигнал Оц на выходе ЦАП 7 устанавливается на уровень

6Um/16, и единичный результат сравнения сигнала Uo с этим уровнем поступает с выхода нижнего компаратора 1 через мультиплексор 4 на старший адресный вход ОЗУ

10, на младшие адресные входы которого при этом поступает двоичный код шестерки, и, таким образом, формируется адрес 22-й ячейки (код 101102) ОЗУ 10, содержимое которой согласно фиг, 8 равно (код 0111 ).

Этот код семерки записывается в регистр 12 и нулевую ячейку ОЗУ 11 импульсами соответственно $8(тз — tz) и Я6(тз — тг).

В соответствии с содержимым регистра

12 к моменту тз сигнал Оц на выходе ЦАП 7 устанавливается на уровень 7Um/16, и нулевой результат сравнения сигнала с этим уровнем поступает с нижнего компаратора через мультиплексор 4 на старший адресный вход ОЗУ 10, на младшие адресные входы которого при этом поступает двоичный код семерки. Таким образом формируется адрес 7-й ячейки (код 00111г), содержимое которой согласно фиг, 8 равно

7, Этот код шестерки записывается в нулевую ячейку ОЗУ 11 импульсом S6(t4 — сз).

Таким образом, в нулевой ячейке ОЗУ 11 формируется двоичная оценка сигнала 0 в заданном при программировании амплитудном диапазоне 0 — 8 Um/16 и заданной точностью 0п/16. Причем в момент тз импульсом S8(tg) в регистр 12 записывается код середины амплитудного диапазона из нулевой ячейки блока 10, адресуемой в соответствии с низким уровнем сигнала

S7(t4 — ta). Таким образом, к моменту t4 выходной сигнал Оц устанавливается на уровень середины амплитудного диапазона

4Um/16. Соответственно с момента t4 за три такта осуществляется преобразование очередного сигнала U< таким же образом, как предыдущего сигнала Uo.

Как, например, показано на временных диаграммах фиг. 6, на выходах блока 3 управления в соответствии с содержимым ОЗУ

15 может вырабатываться последовательность управляющих сигналов S1 — S9, обеспечивающая совместно с содержимым ОЗУ

10, показанным на фиг. 9 в виде граф-схемы, реализацию трехканального мультиплицированного АЦП ступенчатого уравновешивания, В соответствии со значениями сигналов Я1(« — to) — 39(« — tp) на интервале

tl — to осуществляется начальная установка преобразователя. При этом к моменту времени t< сигнал 0ц на выходе ЦАП 7 устанавливается на уровень 4Um/16 минимума амплитудного диапазона в соответствии с содержимым регистра 12, в который сигналом S8(to) заносится двоичный эквивалент этого уровня (код четверки) на нулевой ячейке ОЗУ 10, которая адресуется на интервале

t< — tp в соответствии с низким уровнем сигнала S7(t> — to) на входе стробирования коммутатора 13. Это значение сигнала Оц(«) одновременно поступает на вторые входы всех компараторов 1, поскольку в соответствии со значениями сигналов $4 — 1 — S4 — 3 на входах ЦАП 5 и 6 через делитель 2 не протекают токи этих ЦАП 5 и 6.

Одновременно с этим в нулевую— третью ячейки ОЗУ 11 записывается двоичный код четверки из нулевой ячейки ОЗУ 10 в соответствии с последовательностью сигналов S5 — 1(tt — to) — S5 — 2(« — to) и S6 соответственно на адресных входах и входе

1732469

55 управления записью чтением ОЗУ 11. Далее, за три такта t2 — с1, тз — l2 и l4 — сз осуществляется одновременно "коллективное" уравновешивание преобразуемых сигналов 0> — 0з ступенчатым эталонным сигналом 0ц КАП 7, изменяющимся от минимума 40m/16 до максимума 70m/16, заданного при программировании амплитудного диапазона с заданной величиной кванта 0а/16, При этом в первой-третьей ячейках ОЗУ

11 формируются двоичные оценки преобразуемых сигналов 0 — 0з. Так, в течение каждого такта преобразования на адресные входы мультиплексора 4 через коммутатор

9 и адресные входы ОЗУ 11 через коммутатор 14 поступает последовательность двоичных номеров нулевого — третьего каналов (сигналы S5 — 1 и S5 — 2). Соответственно выходные сигналы компараторов 1 и содержимое нулевой — третьей ячеек ОЗУ 11 поочередно поступают из старший и младшие адресные входы ОЗУ 10, в котором хранится табличная функция счетчика с единичным приращением, показанная на фиг. 9 в виде граф-схемы. При этом в каждом такте, когда формируетмя номер нулевого канала, на выходе мультиплексора 4 формируется единичный сигнал независимо от значения сигнала на выходе нижнего компаратора в соответствии с нулевым сигналом

S9 на входе стробирования мультиплексора

4, а на входе синхронизации регистра 12— стробирующий сигнал S8 высокого уровня, что обеспечивает последовательное значение в первом, втором и третьем тактах преобразования в регистр 12 двоичных чисел

5 — 7, формируемых на выходах ОЗУ 10 в соответствии с содержимым нулевой ячейки

ОЗУ 11 и единичным сигналом на выходе мультиплексора, как показано на фиг. 9. Это обеспечивает формирование к моментам tz, ts и t4 установившихся значений, соответственно 50 /16, 6Um/16, 70 /16, на выходах

ЦАП 7 (вторых входах компараторов), т.е. изменение уравновешивающего сигнала в соответствии со способом счета.

Одновременно с этим в первой — третьей ячейках ОЗУ 11 формируются двоичные оценки преобразуемых сигналов U< — 0з следующим образом. В соответствии с высоким уровнем сигнала S1(tz — t>) в памяти компараторов 1 запоминаются результаты сравнения эталонного уровня 40>/16 с преобразуемыми сигналами 0 — - 0з. Эти результаты имеют единичные значения, так как согласно фиг. 6 сигналы 0 — 0з больше эталонного сигнала 0ц(1). В соответствии с этим единичными сигналами и двоичным кодом четверки, занесенным в первую—

50 третью ячейки ОЗУ 11 на интервале t>-to, на выходах ОЗУ 10 формируется согласно фиг.

9 код пятерки, который последовательно записывается в первую — третью ячейки ОЗУ

11 сигналами записи низкого уровня S6.

На интервале тз — tz в памяти компараторов 1 запоминаются результаты сравнения эталонного уровня 50л /16 с преобразуемыми сигналами 0 — 0з, При этом в третьем снизу компараторе 1 запоминается нулевой сигнал, а во втором и четвертом компараторах — единичный сигнал, так как согласно фиг. 6 сигнал 0г меньше, а сигналы U< и 0з больше эталонного сигнала 0ц(т2). В соответствии с этими результатами сравнений и двоичным кодом пятерки, занесенным в первую — третью ячейки ОЗУ 11 в предыдущем такте tg — t), на выходах ОЗУ 10 формируется согласно фиг, 9 последовательность двоичных кодов шестерки, пятерки и шестерки, которые записываются соответственно в первую, вторую ячейки ОЗУ 11.

На интервале t4 — тз в памяти компараторов запоминаются результаты сравнения эталонного уровня 6Um/16, с преобразуемыми сигналами 0< — 0з. При этом во втором и третьем компараторах запоминаются нулевые сигналы, а в четвертом компараторе— единичный сигнал, так как согласно фиг, 6 сигналы 0< и 0г меньше, а сигнал 0з больше эталонного сигнала 0ц{тз), В соответствии с этими результатами сравнений и двоичными кодами шестерки, пятерки и шестерки, записанными в первую, вторую и третью ячейки ОЗУ 11 в такте тз — t2, на выходах ОЗУ

10 формируется согласно фиг. 9 последовательность двоичных кодов шестерки, пятерки и семерки, которые записываются соответственно в первую, вторую и третью ячейки ОЗУ 11. Таким образом, в соответствующих ячейках ОЗУ 11 оказыватюся сформированы двоичные оценки сигналов 0) — 0з с заданной при программировании точностью Um/16 в заданном амплитудном диапазоне 4Um/16-70m/16.

Формирователь 8 блока 3 управления и преобразователь в целом обеспечивают возможность оперативного изменения их основных характеристик без изменения состава аппаратных средств, т,е. при постоянной организации, за счет чего достигается расширение области применения.

Формула изобретения

1, Программируемый, аналого-цифровой преобразователь, содержащий группу компараторов, первые входы которых являются входными шинами, вторые входы соединены с соответствующими выходами делителя напряжения, третьи входы обьеди1732469

10

25

40

50

55 нены и подключены к первому входу блока управления, а выходы соединены с соответствующими информационными входами мультиплексора, адресный вход которого подключен к выходу коммутатора, адресный вход которого соединен с вторым выходом блока управления, первый вход и третий выход которого являются шинами пуска и запроса соответственно, четвертый выход соединен с входом первого цифроаналогового преобразователя, отличающийся тем, что, с целью расширения области применения за счет возможности обеспечения различных режимов уравновешивания и изменения основных характеристик, в него введены второй итретий цифроаналоговые преобразователи и формирователь уравновешивающих сигналов, первый выход которого соединен с входом второго цифроаналогового преобразователя, второй и третий выходы формирователя уравновешивающих сигналов являются соответственно первой и второй выходными шинами и подключены к первому и второму информационным входам коммутатора, четвертый выход соединен с вторым входом блока управления, пятый выход которого подключен к первому входу формирователя уравновешивающих сигналов, второй вход которого соединен с выходом мультиплексора, а третий вход — с третьим выходом блока управления, вход третьего цифроаналогового преобразователя подключен к четвертому выходу блока управления, а выход его и выход первого цифроаналогового преобразователя соединены соответственно с первым и вторым входами делителя напряжения, к средней точке которого подключен выход второго цифроаналогового преобразователя, причем четвертый вход формирователя уравновешивающих сигналов является шиной адреса. пятый вход объединен с третьим информационным входом коммутатора и является шестым выходом блока управления, седьмой и восьмой выходы которого подключены соответственно к шестому и седьмому входам формирователя уравновешивающих сигналов, восьмой вход которого является первой шиной загрузки кода, третий вход блока управления является второй шиной загрузки кода, а девятый выход соединен с входом стробирования мультиплексора.

2. Преобразователь по и. 1, о т л и ч а юшийся тем, что формирователь уравновешивающих сигналов выполнен на первом и втором оперативных запоминающих устройствах, регистре и первом и втором коммутаторах, первый, второй информационные и адресный входы второго коммутатора являются соответственно четвертым, пятым и третьим входами формирователя, а выход подключен к адресному входу второго оперативного запоминающего устройства, вход управления которого является первым входом формирователя, информационный вход обьединен с информационным входом регистра и подключен к выходам соответствующих младших разрядов первого оперативного запоминающего устройства, выход старшего разряда которого, выход и вход синхронизации регистра являются соответственно четвертым и первым выходами и седьмым входом формирователя, а выходы младших и старших разрядов второго оперативного запоминающего устройства подключены соответственно к младшим из первых информационных входов первого коммутатора и являются соответственно третьими и вторыми выходами формирователя, вход стробирования и старший из первых информационных входов первого коммутатора являются соответственно шестым и вторым входами формирователя, а выход подключен к адресному входу первого оперативного запоминающего устройства, вход управления и информационный вход которого, адресный и вторые информационные входы первого коммутатора являются восьмым входом формирователя.

3. Преобразователь по и. 1, о т л и ч а юшийся тем, что блок управления выполнен на первом и втором счетчиках, первом, втором элементах И, первом, втором О-триггерах, тактовом генераторе, третьем D-триггере, первом, втором коммутаторах и оперативном запоминающем устройстве, первый выход которого является первым выходом блока, второй и третий выходы — вторым выходом блока, четвертый, пятый и шестой выходы— четвертым выходом блока, седьмой, восьмой и девятый выходы — соответственно пятым, седьмым и девятым выходами блока, десятый выход подключен к входу синхронизации первого 0-триггера и является восьмым выходом блока, одиннадцатый, двенадцатый и тринадцатый выходы соединены соответственно с первым входом первого элемента И, счетным входом первого счетчика и адресным входом первого коммутатора, а адресный вход оперативного запоминающего устройства — с выходом второго коммутатора, адресный и первый информационный входы которого, вход управления и информационный вход оперативного запоминающего устройства являются третьим входом блока, младшие из вторых информационных входов второго коммутаторэ соединены соответственно с информационными выходами младшего и старшего

1732469

20 разрядов второго счетчика, старшие из втоpblx информационных входов — с выходами соответственно пЕрвого и второго D-триггеров, один из младших входов вторых информационных входов объединен с первым информационным входом первого коммутатора и является информационным выходом старшего разряда второго счетчика, вход синхронизации которого объединен с первым входом второго элемента И, входами установки нуля первого счетчика и всех

D-триггеров и является первым выходом блока, выход переноса второго счетчика подключен к входу синхронизации второго триггера, информационный вход объединен с информационным входом второго и третьего 0-триггеров и является шиной логической единицы, а счетный вход подключен к выходу второго элемента И, второй вход которого соединен с выходом тактового

5 генератора, а третий вход — с инверсным выходам третьего D-триггера, прямой выход которого является третьим выходом блока, а выход синхронизации подключен к выходу первого элемента И, второй вход которого

70 соединен с выходом переноса первого счетчика, информационный выход которого соединен с вторым информационным входом первого коммутатора, выходы которого являются шестым выходом блока, а информа15 ционный вход первого триггера — вторым входом блока.

3732469

Fur. 3 Ар б у

QJ

Ю у

/Б

$2-1

$2$4 с

S4S4-3

S5-7

S5.-2

So

5 7

sa

Риг. 4

1732469

1732469

@иг. б

1732469

Я ZZ Kg 26 14 Я

g f g (g/д gп1п gру 0

П5 Щ 5 Zf 7 Л У Q

ЦЬг. 7 (О 1 Г 3 4 5 б 7 8 Я Ю Ф 1Г Q 14 15

1732469

Редактор В.Данко

Заказ 1590 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

l (О) 1

Составитель Б.Федотов

Техред М.Моргентал Корректор С.Черни