Многопроцессорная система

 

Изобретение относится к вычислительной технике и может быть использовано при создании вычислительных систем различного назначения. Целью изобретения является повышение скорости обмена между центральным вычислителем и контроллерами за счет аппаратурной реализации процедур обмена . Поставленная цель достигается тем, что в многопроцессорной системе, содержащей центральный вычислитель 1, состоящий из процессора 2, памяти 5 центрального вычислителя и устройства % ввода-вывода центрального вычисли-

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

09) (11) ®) C 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

Il0 ИЗОБРЕТЕНИЯМ И 0ЗНРЫТИЯМ

flPH ГКНТ CCCP (21) 4468928/24 (22) 01,08,88 (46) 23,05,92. Еюл, 1" 19 (72) С.С,Булай и А.Н.Тулакин (53) 681,325 (088.8) (56) Вейцман !<.. Распределенные сис- . темы мини- и микро-ЭВМ,/Пер, с англ, S,È.Âÿóäêóëèñà и B,А,Шапошникова.

М,: Финансы и статистика, 1982, с. 28-46, Флейшер E.Ã. Организация межпроцессорного обмена в УМПУ с подчи" ненными контроллерами, " Микропроцессорные средства и системы, 1987, М 2, с, 43-. 48.

2 (54} МНОГОПРОЦЕССОРНАЯ СИСТЕМА

{57) Изобретение относится к вычислительной технике и может быть ис" пользовано при создании вычислительных систем различного назначения.

Целью изобретения является повышение скорости обмена между центральным вычислителем и контроллерами за счет аппаратурной реализации процедур обмена, Поставленная цель достигает я тем, что в многопроцессорной системе, содержащей центральный вычислитель состоящий из процессора 2, памяти 5 центрального вычислителя и устройства

"6 ввода-вывода центрального вычисли!

735863 4 теля,и И контроллеров 7 каждый из ко числитель введены блок 3 прямого досУ

1 торых содержит шинный формирователь 9 тупа дешифратор 4 и элемент ИЛИ 29, процессорный элемент Р., память 13 à в контроллер введены блок 10 захва контроллера и устройства 14 ввода та магистрали, компаратор 11 и за5 вывода контроллера, в центральныи вы- датчик 12 адреса. 2 з.п. Ф-лы, 7 ил, Изобретение относится к вычислительной технике и может быть использовано при вычислительных системах различного назначения.

Целью изобретения является повышение скорости обмена между централь-. ным вычислительным (ЦВ) и интеллектуальными контроллерами (ИК) за счет аппаратурной реализации процедур обмена.

На фиг,l представлена блок-схема многопроцессорной системы; на фиг.25 — функциональные схемы соответственно процессора, блока прямого доступа, дешифратора и блока захвата магистрали< на фиг,6 - распределение адресного пространства ЦР, на фиг.7временная диаграмма цикла считывания информации центральным вычислителем из ИК.

Многопроцессорная система (фиг.l) содержит центральный вычислитель состоящий из процессора 2, блока 3 прямого доступа, дешифратора 4, памяти 5 центрального вычислителя и устройства 6 ввода-вывода центрального вычислителя, и N к оoнHтTрpоoл л еeрpоoв 77, каждый из которых состоит из процессорного элемента Р, шинного формирователя 9, блока !О захвата магистрали, компаратора 11, задатчика 12 адреса, памяти 13 контроллера и устройства 14 ввода-вывода контроллера, системную магистраль 15, адресную шину 16, шины 17-19 соответственно прямого доступа, подтверждения прямого доступа и подтверждения выбора, внутреннюю системную магистраль 20, шину 21 прямого доступа, шину 22, задающую адрес, цепи 23-25 внутренних связей центрального вычислителя и цепи 26 и 27 внутренних связей контроллера, Процессор 2 (фиг.2) состоит из микропроцессорного элемента 28 и элемента ИЛИ 29.

Блок 3 прямого доступа (фиг. 3) содержит элементы ИЛИ 30 и 31, триггер 32, элемент И 33, элемент ИЛИ 34, 15

Ю элемент ИЛИ-НЕ 35, элемент 36 задержки и элемент ИЛИ-НЕ 37.

Дешишратор 4 (фиг. 4) образует элемент ИЛИ 3Р, Блок 10 захвата магистрали (фиг.5) содержит элементы ИЛИ 39-41, буферный элемент 42 с открытым коллектором и элемент И 43, Многопроцессорная система может работать в двух режимах: автономная работа ЦВ и ИК, обмен информацией между ЦВ и одним из ИК (фиг. 7).

В автономном режиме процессор 2 и процессорные элементы 8 работают независимо друг от друга по программам, расположенным соответственно в памяти 5 и. памяти 13 каждого контроллера, Обмен информацией между процессором 2, памятью. 5 и устройством

6 ввода-вывода, а также между процессорным элементом 8, памятью 13 и устройством 14 ввода-вывода каждого контроллера 7 осуществляется стандартно. Сигнал подтверждения адреса

35 в этом случае формируется следующим образом. Микропроцессорный элемент 2Г на выходах АЯОО-АР!5 и АР16АР21 устанавливает адрес из диапазо40 на адресов локальных ресурсов, Разряды адреса АР20 и АР21 в этом случае отличны от "О", поэтому на выходе дешифратора 4 и прямом выходе триггера 32 имеется "1", так как на синхронизирующем входе последн го присут45 ствует "1", Через некоторое время микропроцессорный элемент 2Р формирует сигнал (цепь 23) "Стробирование адреса" и защелкивает "1" в

50 триггере 32. На выходе элемента

ИЛИ-HE 35 устанавливается "1", которая через элемент, ИЛИ-НЕ 37 инвертируется, по цепи 24 поступает на вход микропроцессорного элемента

28, разрешает ему снять с линий"

АР00 АД!5(15) и АР!6-АР21(16) адрес и одновременно обеспечивает прохож- дение сигнала по цепи 23 через элемент ИЛИ 29 на системную магистраль

17358

15, В этом состоянии шинные формиро-, ватели 9 на всех контроллерах находятся в отключенном .состоянии..

Для иллюстрации обмена в комплексном режиме рассматривается процеду- ра считывания информации центрального вычислителя 1 с первого контроллера.

Начало обмена происходит аналогично, как и в первом режиме, однако разряды адреса АР20 и АР21 имеют значения

"0". На выходе дешифратора 4 и прямом

25 тавляет процессорный элемент с закончить текущий канальный цикл и 35 сформировать сигнал разрешения захвата магистрали, Через буферный элемент 42 с открытым коллектором и через цепь 18 этот сигнал поступает на третий вход элемента ИЛИ 30 блока 3 прямого доступа. На элементах ИЛИ 30 и 31 и элементе И 33 образован триг1! 11 гер, который устанавливается в,"0, если на всех трех входах элемента

ИЛИ 30 присутствует "0", и сбрасыва" 45 ется в "1" при снятии "0" с первого выходе триггера 32 устанавливается

"0". Разряды адреса АР16-ЛР19, выбирающие один из 16 контроллеров, поступают на первые входы компаратора

11. Компараторы ll всех контроллеров сравнивают код, принимаемый с адресной шины 16, с кодом, установленным в задатчике 12 адреса. 8 случае совпадения кодов на выходе компаратора выставляется "0", После того, как микропроцессорный элемент 28 сформирует сигнал на выходе 23, на выходе элемента ИЛИ 34 выставляется сигнал требования передачи данных, означающий, что центральный вычислитель требует прямого доступа у контроллера.

Этот сигнал поступает на первый вход элемента ИЛИ 39 и в случае, если на

его втором входе тоже "0" (произошло совпадение кодов на компараторе 11), то на его выходе выставляется сигнал требования передачи. Этот сигнал засвхода элемента ИЛИ 31. Сигнал на входе 18 приводит к установке на выходе элемента И 33 уровня "0", так как на первом и втором входах элемента

ИЛИ 30 уже присутствуют "0". Этот уровень сохраняется до тех пор, пока не снимется "0" с линии 23, и не зависит от состояния сигналов на входах элемента ИЛИ 30, I

Сформированный таким образом сигнал на выходе 19 (выход элемента И

33) поступает на входы элементов ИЛИ

63

40 и 41 блока 10 захвата магистрали, а также на вход элемента 36 задержки..На элементах ИЛИ 40 и 41 и элементе И 43 образован такой же триггер, как и в блоке прямого доступа, поэтому у того контроллера, у которого на первых двух входах элемента

ИЛИ 40 уже присутствуют "0", сигнал на входе 19 ведет к установке "0" на выходе элемента И 43, Сигнал с. выхода элемента И 43 заставляет .процессорный элемент 8 перевести в отключенное состояние все свои выходы и включает шинный Формирователь 9, тем самым внутренняя магистраль 20 выбранного контроллера подключается к системной магистрали 15. Одновременно с этим сигнал с выхода элемен20 та И 33 (шина 19), задержанный на элементе 36 задержки, запрещает формирование сигнала на выходе 17 и устанавливает в "0" сигнал на выходе элемента ИЛИ-НЕ 37. Задержка необходима для обеспечения требуемой предустановки адреса по отношению к .сигналу обмена на внутренней магистрали выбранного контроллера. Величина задержки зависит от быстродействия шинного формирователя 9 и про30 пускной способности системнои 15 и внутренней 20 магистралей. Микропроцессорный элемент прекращает выдачу адреса, а на выходе элемента

ИЛИ 29 Формируется сигнал обмена.

После завершения адресации микропроцессорный элемент 28 выставляет в системную магистраль 15 сигнал

"Чтение", свидетельствующий.о том, что он готов считать данные с выСранной ячейки контроллера. Затребованные данные выставляются на внутреннюю магистраль 20 и через шинный формирователь 9 и системную магистраль 15 поступают на информационные входы микропроцессорного элемента 28 °

Одновременно с данными контроллер 7 формйрует в .системную магистраль 15 сигнал "Ответ", которым контроллер

7 информирует процессорный элемент

28 о выдаче данных на магистраль.

Приняв .сигнал "Ответ", процессорный элемент 28 считывает. данные с системной магистрали и снимает пооче5 редно сигналы "Чтение" и "Подтвержде" ние адреса". Переключение сигнала на выходе 23 из "0" в "1" вызывает снятие сигналов "Обмен" и "Подтверж" дение выбора", тем самым разрешают1735863 ся работа процессорного элемента 8 и отключение шинного Формирователя 9. формула изобретени я

1. Иногопроцессорная система, содержащая центральный вычислитель, состоящий из процессора, памяти центрального вычислителя, устройств ввода-вывода центрального вычислителя, и

N контроллеров, каждый из которых со" держит шинный формирователь, процессорный элемент, память контроллера и устройства ввода-вывода контроллера, при этом информационные и управляющие входы-выходы процессора через системную магистраль соединены с одноименными входами-выходами памяти центрального вычислителя, устройств вво" да-вывода центрального вычислителя и .первыми инФормационными входами-. выхо" дами шинного формирователя в каждом контроллере, отличающаяся тем, что, с целью повышения скорости обмена между центральным вычислителем и контроллерами за счет аппаратурной реализации- процедуры обмена, Ф в центральный вычислитель введены блок прямого доступа, дешифратор . и элемент ИЛИ, в каждый контроллер вве" дены блок захвата магистрали, компаратор и задатчик адреса, при этом адресный выход процессора через адрес" ную шину соединен с одноименными вхо" дами памяти центрального вычислителя, устройств ввода-вывода центрального вычислителя, входом дешифратора и первым входом компаратора каждого из контроллеров, выход стробирования адреса процессора соединен с первым входом элемента ИЛИ и входом стробирования адреса блока прямого доступа, .выход подтверждения адреса которого соединен с одноименным входом процессора и вторым входом элемента ИЛИ, выход которого через системную магистраль соединен с входами признака обмена шинного формирователя каждого из контроллеров, выходы прямого доступа и подтверждения выбора блока прямого доступа через одноименные шины соединены с одноименными входами блока захвата магистрали каждого из контроллеров, выход подтверждения прямого доступа блока захвата магистрали всех контроллеров через одно" . именную шину соединен с одноименным входом блока прямого доступа, вход признака выбора которого соединен с выходом дешифратора, в каждом из контроллеров второй информационный вход- выход шинного Формирователя через внутреннюю системную магистраль сое" динен с информационными входами"выходами процессорного элемента памяти контроллера и устройств ввола"вывода контроллера, выход разрешения блока захвата соединен с входом управления шинного. формирователя, вход признака требования передачи блока захвата соединен с выходом признака сравнения компаратора, второй информационный вход которого соединен с выходом задатчика адреса, вход-выход управления прямым доступом блока захвата соединен с управляющим входомвыходом процессорного элемента, l

2. Система по и ° 1, отличающаяся тем, что блок прямого доступа содержит триггер, три элемента ИЛИ, два элемента ИЛИ-НЕ, элемент И и элемент задержки, при этом вход выбора блока прямого доступа соединен с информационным входом триггера, прямой и инверсный выход которого соединены соответственно с

30 первыми входами первого элемента ИЛИ .. и первого элемента ИЛИ-HE вход строб-адреса блока прямого доступа соединен с входом синхронизации триггера, первыми входами второго и третьего элементов ИЛИ и вторыми входами первого элемента ИЛИ и первого элемента ИЛИ-НЕ, выход первого элемента ИЛИ подключен к выходу "Прямой доступ" блока прямого доступа и к второму входу второго элемента ИЛИ, третий вход которого подключен к входу подтверждения прямого доступа блока прямого доступа, а выход соединен с первым входом элемента И, второй вход которого соединен с выходом третьего элемента ИЛИ, а выход соединен с выходом подтверждения выбора блока прямого доступа, с входом элемента задержки и с вторым входом третьего элемента ИЛИ, выход элемента задержки соединен с третьим входом первого элемента ИЛИ и с первым входом: второго элемента ИЛИ"НЕ, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ, а выход - с выходом подтверждения адреса блока прямого доступа.

3, Система по п,1, о т л и ч а ю-,. щ а я с я тем, что блок захвата ма".

1735863

10 гистрали содержит с первого по тре- соединен с вторым входом третьего тий элементы ИЛИ, элемент И и буФер» . элемента ИЛИ, выходом разрешения ный. элемент, при этом входы требова- : блока захвата магистрали и с первой ния передачи и прямого доступа блока цепью управляющих входов-выходов захвата магистрали соединены соот- блока захвата магистрали, выход и ветственно с первыми и вторыми вхо- вход буФерного элемента подключены дами первого и второго элементов ИЛИ, соответственно к выходу подтверждетретий вход второго элемента ИЛИ сое- ния прямого доступа блока захвата динен с первым входом третьего эле- магистрали и к второй цепи управляюt0 мента ИЛИ и входом подтверждения щих входов-выходов блока захвата мавыбора блока захвата магистрали, пер-. гистрали, третья цепь которого подвый и второй входы элемента И соеди- ключена к выходу первого элеменнены.соответственно с выходами второ- та HËÈ.. го и третьего элементов ИЛИ, выход

1735863

Кд Щ

17 Я, О

79 I7B

G иЬР г8

1 73 5Р63

ЯАР16АЮ 3 Яфес Иб 81>

ДОННЬIЕ

5 МОО-АВЯ Адрес<СО-15) м — нтпределетое состояние

Фиг. 7

Составитель f>.Påçâàí

Редактор И,ймакова Техред М.Дидык

Корректор М,Самборская

Раказ 1817 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101