Устройство автоматической регулировки усиления азимутального сигнала приемника радиотехнической системы ближней навигации

 

Использование: приемные устройства радиосистем ближней навигации. Сущность изобретения: устройство содержит усилитель промежуточной частоты 1, детектор 2, 1 видеоусилитель азимутальных сигналов 3, пиковый детектор 4, формирователь азимутального импульса 5, синхронизатор 6, линию задержки 7, блок выборки и хранения 8, коммутатор 9, аналого-цифровой преобразователь 10, вычислительный блок 11 и цифроаналоговый преобразователь 12. Использование информации об амплитуде первого лепестка азимутального сигнала для регулировки коэффициента усиления промежуточной частоты позволяет повысить быстродействие. 2 з. п. ф-лы, 4 ил.

Изобретение относится к радиотехнике и может быть использовано в приемных устройствах радиосистем ближней навигации (РСБН). Цель изобретения повышение быстродействия устройства автоматической регулировки усиления (АРУ). На фиг.1 представлена структурная схема устройства АРУ; на фиг.2 структурная схема вычислительного блока; на фиг.3 структурная схема синхронизатора; на фиг.4 временные диаграммы, поясняющие работу устройства. Устройство АРУ азимутального сигнала приемника РСБН (фиг.1) содержит усилитель 1 промежуточной частоты (УПЧ), детектор 2, видеоусилитель 3 азимутального сигнала, пиковый детектор (ПД) 4, формирователь 5 азимутального импульса (ФАИ), синхронизатор 6, линию задержки (ЛЗ) 7, блок выборки и хранения (БВХ) 8, коммутатор 9, аналого-цифровой преобразователь (АЦП) 10, вычислительный блок 11, цифроаналоговый преобразователь (ЦАП) 12. Вход УПЧ 1 является входом устройства АРУ, выход видеоусилителя 3 первым выходом, а выход ФАИ 5 вторым выходом устройства. Вычислительный блок 11 (фиг.2) содержит элемент НЕ 13, первый и второй элементы И 14, 15, первый, второй и третий регистры 16, 17, 18, первый и второй блоки сравнения 19, 20, первый, второй и третий блоки вычитания 21, 22, 23, первый и второй переключатели 24, 25, первую и вторую линии задержки 26, 27, логический блок 28, делитель 29 и интегратор 30. Синхронизатор 6 (фиг. 3) содержит формирователь 31 импульса по заднему фронту, формирователь 32 импульса по переднему фронту, элемент И 33 и элемент ИЛИ 34. Устройство АРУ азимутального сигнала приемника РСБН работает следующим образом. Сигнал с выхода УПЧ 1 поступает на детектор 2, а затем на видеоусилитель 3 азимутального сигнала (АС). Огибающая АС (фиг.4а) используется рядом устройств. В ФАИ 5 вырабатывается импульс (фиг. 4в), фронты второго совпадают с моментом пересечения внутренними фронтами АС уровня 0,5 от максимального значения первого лепестка (это значение запоминается ПД 4 (фиг.4б). Синхронизатор 6 из азимутального и тактовых импульсов формирует сигналы, управляющие работой устройства. По заднему фронту АИ формируется импульс (фиг. 4г), длительность которого больше длительности второго лепестка АС. Этот импульс используется для переключения коммутатора (на его выходе последовательно появляются максимальное значение амплитуды первого лепестка и мгновенные значения огибающей второго лепестка) и управления работой вычислительного блока 11. на первом выходе синхронизатора 6 формируется последовательность коротких импульсов (фиг. 4д), первый из которых совпадает с передним фронтом АИ, а остальные вырабатываются во время существования импульса на втором выходе синхронизатора 6 (фиг. 4г). Эти импульсы используются для запуска АЦП 10 и тактирования вычислительного блока 11. Таким образом, под управлением синхронизатора 6 в вычислительный блок 11 через коммутатор 9 и АЦП 10 в виде цифровых кодов последовательно считываются: значение максимальной амплитуды первого лепестка АС с выхода пикового детектора 4; мгновенные значения огибающей второго лепестка АС с выхода видеоусилителя 3 АС. Вычислительный блок 11 работает по следующему алгоритму. Если первый лепесток АС превышает первый порог АРУ (U_пор1), то возможно сильное искажение формы азимутального сигнала вплоть до его превращения в прямоугольный импульс (из-за перегрузки УПЧ и видеоусилителя). В этом случае АИ может быть малым по длительности, либо формироваться по заднему фронту второго лепестка. При этом регулировка усиления производится однократно на величину превышения первого порога АРУ, взятую с некоторым коэффициентом К (К ≅ 1). Если первый лепесток АС превысил только второй порог АРУ U_пор2 (U_пор2 < <U<SUB>пор1пор2) до тех пор, пока амплитуда второго лепестка не станет меньше максимума на определенную величину U_пор3. Эта величина третьего порогового уровня U_пор3 выбирается таким образом, чтобы случайные изменения амплитуды АС из-за помех не приводили к преждевременному окончанию процесса регулировки усиления. В качестве управляющего сигнала также используется разность между пороговым значением U_пор2 и мгновенным отсчетом амплитуды второго лепестка, умноженная на коэффициент К. Цифроаналоговый преобразователь 12 осуществляет трансформацию кода с выхода вычислительного блока 11 в аналоговое напряжение, которое запоминается блоком 8 выборки и хранения и используется для регулировки коэффициента усиления УПЧ 1. Таким образом, устройство АРУ изменяет усиление УПЧ так, чтобы максимальные значения амплитуд лепестков АС с выхода видеоусилителя 3 находились вблизи второго порогового уровня U_пор2. Нормированный по амплитуде АС поступает на первый выход устройства. Прямоугольный импульс с выхода ФАИ 5, отражающие временное положение АС, поступает на второй выход устройства. Вычислительный блок 11 работает следующим образом. Его основным функциональным узлом является логический блок, реализующий следующую логическую функцию К g(иг Иг(ж, ез)). Здесь буквенные обозначения сигналов соответствуют обозначениям, принятым на временных диаграммах (фиг. 4). Назначение логического блока выдача тактовых импульсов корректировки цифрового значения напряжения АРУ, хранящегося в интеграторе, в зависимости от амплитудных соотношений между лепестками азимутального импульса и пороговыми уровнями. Функция остальных блоков заключается в выработке управляющий сигналов для логического блока и кодов корректировки величины напряжения АРУ. Через первый переключатель 24 по тактовому импульсу, сформированному по переднему фронту азимутального импульса и задержанному на второй линии задержки (ЛЗ2) 27, записывается максимальное значение амплитуды первого лепестка АС в виде многоразрядного кода в первый регистр 16. Элемент НЕ 13 и первый элемент И 14 служат для выделения этого тактового импульса. Величина задержки ЛЗ3 выбирается несколько большей времени преобразования на АЦП 10. Во второй регистр 17 через первый переключатель 24 записываются мгновенные значения огибающей второго лепестка АИ. В третий регистр 18 из второго регистра 17 под управлением знакового разряда второго блока вычитания 22 записывается новое значение только в случае, если оно превышает предыдущее значение. Таким образом, выделяется максимальное значение огибающей второго лепестка. Первый блок сравнения 19 выдает признак превышения первым лепестком первого порогового уровня, U_пор1 (фиг. 4и), который используется в логическом блоке 28. На выходе третьего блока вычитания 23 формируется разность между максимальной амплитудой первого лепестка и вторым пороговым уровнем U_пор2, которая через второй переключатель 25 и делитель 29 поступает на интегратор 30 для однократной корректировки кода напряжения АРУ в случае превышения сигналом первого порога (фиг. 4к) U_пор1. Разность между текущими отсчетами амплитуды второго лепестка и вторым порогом U_пор2 с выхода первого блока вычитания 21 через второй переключатель 25 и делитель 29 также используется для корректировки кода напряжения АРУ, но во время существования второго лепестка при наличии тактовых импульсов с выхода логического блока (фиг.4к). На выходе второго блока сравнения 20 формируется признак в случае, когда текущее значение огибающей второго лепестка станет меньше максимального значения на некоторую пороговую величину U_пор3 (фиг. 4з). Этот признак используется для прекращения регулировки усиления, если второй лепесток АС не превысил второго порога. Знаковый разряд с выхода третьего блока вычитания 23 (фиг.4е) используется в качестве признака превышения первым лепестком первого порога U_пор1, а знаковый разряд с выхода второго переключателя 25 (фиг. 4к) в качестве признака превышения вторым лепестком второго порога U_пор2. Логический блок в зависимости от наличия тех или иных признаков на его входах пропускает или нет импульсы с выхода первой линии задержки 26 (фиг. 4д) для корректировки напряжения АРУ в интеграторе 30. Величина задержки ЛЗ1 кроме времени преобразования АЦП 10 учитывает задержку срабатывания устройств вычислительного блока 11. Сигнал (фиг. 4г) с выхода синхронизатора 6, поступающий на второй вход вычислительного блока 11, используется для управления переключателями во время наличия второго лепестка АС, разрешения записи в регистры и управления логическим блоком 28. Предлагаемое устройство позволяет в 5-6 раз увеличить быстродействие АРУ в канале азимутального сигнала.

Формула изобретения

1. УСТРОЙСТВО АВТОМАТИЧЕСКОЙ РЕГУЛИРОВКИ УСИЛЕНИЯ АЗИМУТАЛЬНОГО СИГНАЛА ПРИЕМНИКА РАДИОТЕХНИЧЕСКОЙ СИСТЕМЫ БЛИЖНЕЙ НАВИГАЦИИ, содержащее последовательно соединенные усилитель промежуточной частоты, детектор, видеоусилитель азимутального сигнала, выход которого является первым выходом устройства и формирователь азимутального импульса, выход которого является вторым выходом устройства, а также пиковый детектор, отличающееся тем, что, с целью повышения быстродействия, введены последовательно соединенные коммутатор, аналого-цифровой преобразователь, вычислительный блок, цифроаналоговый преобразователь и блок выборки и хранения, последовательно соединенные синхронизатор и линия задержки, выход которой соединен с синхронизирующим входом блока выборки и хранения, первый вход синхронизатора соединен с выходом формирователя азимутального импульса, а второй вход является входом тактовых импульсов, второй выход синхронизатора подключен к объединенным между собой второму входу вычислительного блока и первому входу коммутатора, первый выход синхронизатора подключен к второму входу аналого-цифрового преобразователя и третьему входу вычислительного блока, выход видеоусилителя азимутального сигнала соединен с вторым входом коммутатора и входом пикового детектора, выход которого подключен к третьему входу коммутатора, а выход блока выборки и хранения соединен с входом регулировки усиления усилителя промежуточной частоты. 2. Устройство по п.1, отличающееся тем, что вычислительный блок содержит последовательно соединенные элемент НЕ, первый элемент И, первый регистр, первый блок сравнения, логический блок и интегратор, выход которого является выходом вычислительного блока, последовательно соединенные первый переключатель, вход которого является первым входом вычислительного блока, второй регистр, первый блок вычитания, второй переключатель и делитель, выход которого подключен к второму входу интегратора, последовательно соединенные первую линию задержки, второй элемент И, третий регистр, второй блок вычитания и второй блок сравнения, выход которого подключен к второму входу логического блока, вторую линию задержки, вход которой объединен с входом первой линии задержки и является третьим входом вычислительного блока, и третий блок вычитания, вход которого подключен к выходу первого регистра, выход второй линии задержки подключен к объединенным вторым входам первого элемента И и второго регистра, второй выход первого переключателя подключен к второму входу первого регистра, вход элемента НЕ является вторым входом вычислительного блока и объединен с входами управления первого и второго переключателей, входами сброса второго и третьего регистров и третьим входом логического блока, выход второго регистра подключен к объединенным вторым входам третьего регистра и второго блока вычитания, выход третьего блока вычитания соединен с вторым входом второго переключателя, а знаковый разряд с выхода третьего блока вычитания подключен к четвертому входу логического блока, пятый вход которого соединен с выходом первой линии задержки, а шестой вход подключен к знаковому разряду выхода второго переключателя, знаковый разряд с выхода второго блока вычитания подключен к второму входу второго элемента И, второй вход первого блока сравнения является входом первого порогового напряжения, объединенные вторые входы первого и третьего блоков вычитания являются входом второго порогового напряжения, а второй вход второго блока сравнения является входом третьего порогового напряжения. 3. Устройство по п.1, отличающееся тем, что синхронизатор содержит последовательно соединенные формирователь импульса по заднему фронту, элемент И и элемент ИЛИ, выход которого является вторым выходом синхронизатора, формирователь импульса по переднему фронту, вход которого объединен с входом формирователя импульсов по заднему фронту и является первым входом синхронизатора, а выход соединен с вторым входом элемента ИЛИ, выход формирователя импульса по заднему фронту является первым выходом синхронизатора, а второй вход элемента И является входом тактовых импульсов синхронизатора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4