Устройство для обработки данных

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах. Целью изобретения является сокращение аппаратурных затрат. Устройство для обработки данных содержит регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр, арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый и второй регистры сдвига, коммутатор переноса, триггер признака, дешифратор команд и выходной коммутатор. 3 ил., 1 табл.

CO/03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з 6 06 F 7/38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4798124/24 (22) 10.01.90 (46) 23,06.92. Бюл. М 23 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им. В.Д.Калмыкова (72) В.А.Телековец (53) 681.325 (088.8) (56) Авторское свидетельство СССР

М 1287146, кл. G 06 F 7/39, 1985.

Авторское свидетельство СССР

М 1280611, кл. G 06 0 7/38, 1984.

Авторское свидетельство СССР

М 1456949, кл. G 06 F 7/38, 1987.

Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах и системах.

Известно устройство для суммирования нескольких последовательно поступающих чисел, содержащее два регистра, счетчик, оперативное запоминающее устройство, вычитатель, накапливающий сумматор и формирователь импульсов, в котором производится. накопление результата суммирования.

Недостатком устройства является его сложность и отсутствие логических операций, Известно арифметическое устройство, содержащее регистры операндов, вспомогательные регистры, основной и байтовый сумматоры, коммутаторы и регистры сумматоров.

Недостатком данного АУ является его сложность и отсутствие операций накопления при суммировании нескольких чисел.,!Ж 1742813 А1 (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах.

Целью изобретения является, сокращение аппаратурных затрат. Устройство для обработки данных содержит регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр, арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый и второй регистры сдвига, коммутатор переноса, триггер признака, дешифратор команд и выходной коммутатор. 3 ил., 1 табл.

Наиболее близким к предлагаемому является вычислительное .устройство, содержащее регистры первого и второго операндов, регистр состояйия, счетчик циклов, блок регистров общего назначения, регистр информации, регистр данных, арифметико-логический блок, сдвигатель, входной коммутатор второго операнда, коммутаторы первого и второго операндов, блок микропрограммного управления, две схемы сравнения с нулем; схему сравнения, дешифратор разрядов множителя, коммутатор данных и коммутатор информации, коммутатор признаков, регистр признаков и схему сравнения с константой, причем выходы коммутаторов первого и второго операндов соединены с соответствующими информационными входами арифметикологического блока, выход результата которого соединен с входом первой схемы сравнения с нулем, выход которого соади1742813 нен с первым входом условия перехода блока микропрограммного управления, вход начального адреса и тактовый вход которого соединены соответственно с входом запуска и тактовым входом устройства, информационная шина которого соединена с первым информационным входом входного коммутатора второго операнда и с выходом регистра информации, выходы регистра состояния и регистра первого операнда соединены соответственно с первым и вторым информационными входами сдвигателя, выход входного коммутатора второго операнда соединен с информационным входом регистра второго операнда, выход которого соединен с информационным входом коммутатора второго операнда, выход регистра первого операнда соединен с информационным входом коммутатора первого операнда, выходы двух младших разрядов регистра данных соединены соответственно с входами разрядов дешифратора разрядов множителя, выход счетчика циклов соединен с входом второй схемы сравнения с нулем, выход которой соединен с входом условия перехода блока микропрограммного управления, третий вход условия перехода которого соединен с выходом схемы сравнения, первый вход которой соединен с четвертым входом условия перехода блока микропрограммного управления и с выходом старшего разряда регистра второго операнда, выход коммутатора данных соединен с информационным входом регистра данных, выходы с первого по тридцатый блока микропрограммного управления соединены соответственно с входом разрешения приема регистра состояния, с входом разрешения приема, адресными входами с первого по четвертый и с входом разрешения чтения блока регистров общего назначения, с входами разрешения приема и чтения регистра информации,.с управляющим входом входного коммутатора второго операнда, с входом разрешения приема регистра первого операнда, с входом разрешения приема регистра второго операнда, с управляющим входом коммутатора первого операнда, с управляющим входом коммутатора второго операнда, с первым и вторым входами управления функциями сдвигателя, с входами разрешения чтения сдвигателя и арифметико-логического блока, с входами с первого по пятый вида операции арифметико-логического блока, с управляющим входом разрешения приема . дешифратора разрядов множителя, с входом разрешения приема регистра данных, с первым и вторым управляющими входами коммутатора информации, с входом разрешения приема, суммирующим и вычитающим входами счетчика циклов, выходы блока регистров общего назначения, регистра информации и коммутатора информации объединены и соединены с информационным входом регистра первого операнда, с третьим информационным входом сдвигателя, выход регистра информации соединен с вторым информационным входом входно10

ro коммутатора второго операнда, информационная шина устройства соединена с первым информационным входом регистра информации. выход сдвигателя и выход результата арифметико-логического блока объединены и соединены с информационными входами регистра состояния, блока регистров общего назначения и счетчика циклов, с вторым информационным входом регистра информации, с первыми информа20 ционными входами коммутатора данных соединен с вторыми информационными входами коммутатора данных и коммутатора информации, третий информационный вход которого соединен с выходом первой схемы сравнения с нулем, выходы дешифратора разрядов множителя и схемы сравнения с константой соединены соответственно с пятым и шестым входами условия перехода блока микропрограммного управления, седьмой вход условия перехода которого соединен с вторым входом схемы сравнения, с первым входом схемы сравнения с константой, с первым информационным входом коммутатора признаков и с выходом

30 младшего разряда регистра данных, выход первой схемы сравнения с нулем соединен с вторым информационным входом коммутатора признаков, выход которого соединен с информационным входом регистра признаков, выход которого соединен с восьмым входом условия перехода блока микропрограммного управления, выходы второго и третьего разрядов регистра признаков соединены с вторым входом схемы сравнения

40 с константой, третий вход которой соединен с выходом старшего разряда регистра второго операнда, выход переноса арифметико-логического блока соединен с третьим информационным входом коммутатора даншестой информационные входы которого соединены соответственно с выходами младшего и двух старших разрядов регистра первого операнда, выходы с тридцать первого по тридцать шестой блока микропрограммного управления соединены соответственно с входом начальной установки регистра признаков, с первым и вторым управляющими входами коммутатора приэна55

50 ных и с третьим информационным входом коммутатора признаков, четвертый, пятый и

1742813 ков, с входами разрешения приема нулевого, первого, второго и третьего разрядов регистра признаков.

Целью изобретения является сокращение аппаратурных затрат.

Поставленная цель достигается тем, что в устройство для обработки данных, содержащее регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточный регистр, арифметико-логический блок, первый и второй коммутаторы результата, счетчик, первый регистр сдвига, коммутатор переноса, триггер признака и дешифратор команд, причем входы первого и второго операндов устройства соединены соответственно с первым и вторым информационными входами входного коммутатора, выход которого соединен с информационным входом регистра второго операнда, выход которого сое- 2 динен с первым информационным входом коммутатора операндов, вход задания вида операции устройства соединен с первым информационным входом дешифратора команд, тактовый вход устройства соединен с 2 входами разрешения записи регистра первого операнда, регистра второго операнда, первого регистра сдвига, триггера признака, промежуточного регистра и с тактовым входом дешифратора команд, выход резуль- 3 тата арифметико-логического блока соединен с первым информационным входом первого коммутатора результата, выход регистра первого операнда соединен с первым информационным входом второго 3 коммутатора результата, с первого по девятый выходы дешифратора команд соединены соответственно со входами разрешения записи и разрешения счета счетчика, с управляющими входами входного коммутато- 4 ра и коммутатора операндов, с входом задания вида операции арифметико-логического блока, с управляющими входами первого коммутатора результата, второго коммутатора результата и коммутатора пе- 4 реноса, с входом задания режима первого регистра сдвига, введены второй регистр сдвига и выходной коммутатор, причем вход второго операнда устройства соединен с вторым информационным входом коммута- 5 тора операндов, третий информационный вход которого соединен с выходом регистра первого операнда и с информационным входом счетчика, выход которого соединен с вторым информационным входом второго 5 коммутатора резул ь ата, выход которого соединен с параллельным информационным входом второго регистра сдвига, выходы младшего и старшего разрядов которого соединены соответственно с первым и вторым информационными входами коммутатора переноса, третий информационный вход и выход которого соединены соответственно с входом переноса устройства и с входом

5 переноса арифметико-логического блока, выход знака которого соединен с вторым информационным входом дешифратора команд и с информационным входом триггера признака, выход которого является выходом

10 признака устройства, выход результата которого соединен с выходом выходного коммутатора, первый информационный вход которого соединен с выходом первого регистра сдвига, параллельный информацион15 ный вход которого соединен с выходом первого коммутатора результата, второй информационный вход которого соединен с первым информационным входом арифметико-логического блока, с четвертым инфор0 мационным входом коммутатора операндов и с выходом промежуточного регистра, информационный вход которого соединен с выходом коммутатора операндов, пятый информационный вход которого соединен с

5 выходом результата арифметико-логического блока, второй информационный вход которого соединен с третьим информационным входом первого коммутатора результата и с выходом регистра второго операнда, выход

0 переноса арифметика-логического блока соединен с счетным входом счетчика, с последовательным информационным входом второго регистра сдвига и является выходом переноса устройства, выходы разрядов второго

5 регистра сдвига соединены с соответствующими разрядами второго информационного входа выходного коммутатора, выход входного коммутатора соединен с информационным входом регистра первого операнда, 0 выход младшего разряда второго регистра сдвига соединен с последовательным информационным входом первого регистра сдвига, тактовый вход устройства соединен с тактовым входом второго регистра сдвига, 5 с десятого по тринадцатый выходы дешифратора команд соединены соответственно со входом установки в "0" регистра второго операнда, с входом обнуления. счетчика, с управляющим входом выходного коммута0 тора и с входом задания режима второго регистра сдвига.

На фиг.1 приведена структурная схема

АУ; на фиг.2 — функциональная схема дешифратора команд; на фиг.3 — временные

5 диаграммы работы устройства.

Устройство для обработки данных содержит входные шины 1 и 2 первого и второго операндов, входной коммутатор 3, регистры 4 и 5 первого и второго операндов, коммутатор 6 операндов, промежуточный

1742813 регистр 7, арифметико-логический блок 8, первый коммутатор 9 результата, счетчик

10, второй регистр 11 сдвига, выход 12 переноса устройства, вход 13 переноса устройства, коммутатор 14 переноса, второй коммутатор 15 результата, дешифратор 16

° команд, триггер 17 признака, выходы признака 18 и результата 19 устройства, выходной коммутатор 20, первый регистр 21 сдвига, вход 22 задания вида операции устройства, тактовый вход 23 устройства.

Входные шины 1 и 2 первого и второго операнда устройства соединены с информационными входами входого коммутатора 3, выход которого соединен с информационными входами регистров 4 и 5 первого и второго операнда, выходы которых соединены соответственно с третьим и первым информационными входами коммутатора 6 операндов, выход которого соединен с информационным входом промежуточного регистра 7, выход которого подключен к первому информационному входу арифметика-логического блока 8, к второму информационному входу первого коммутатора 9 результата и к четвертому информационно му входу коммутатора 6 операндов, второй информационный вход которого соединен с входом 2 второго операнда устройства, пятый информационный вход соединен с выходом результата арифметика-логического блока 8 и с первым информационным входом первого коммутатора 9 результата, третий информационный вход которого соединен с выходом регистра 5 второго оперэнда и с вторым информационным входом арифметико-логического блока 8, выход переноса которого подключен к счетному входу счетчика 10, к последовательному информационному входу второго регистра

11 сдвига и является выходом 12 переноса устройства, вход 13 переноса которого соединен с третьим информационным входом коммутатора 14 переноса, первый и второй информационные входы которого подключены к выходам соответственно младшего и старшего разрядов второго регистра 11 сдвига, информационный вход которого подключен к выходу второго коммутатора 15 результата, первый информационный вход которого соединен с выходом регистра 4 первого операнда и с информационным входом счетчика 10, выход которого соединен с вторым информационным входом второго коммутатора 15 результата.

Выход коммутатора 14 переноса соединен с входом переноса арифметико-логического блока 8, выход знака которого соединен с вторым информационным вхо.дом дешифрэтора 16 команд и с информационным входом-триггера 17 признака, выход которого является выходом 18 признака устройства, выход 19 результата которого

5 подключен к выходу выходного коммутатора 20, второй информационный вход которого соединен с выходами разрядов второго регистра 11 сдвига, первый информационный вход выходного коммутатора 20 под10 ключен к выходу первого регистра 21 сдвига, информационный вход которого соединен с выходом первого коммутатора 9 результата, последовательный вход первого регистра 21 сдвига соединен с выходом

15 младшего разряда второго регистра 11 сдвига, вход задания вида операции устройства соединен с первым информационным входом дешифратора 16 команд, выходы которого с первого по тринадцатый соедине20 ны соответственно с входами разрешения записи и разрешения счета счетчика 10, с управляющими входами входного коммутатора 3 и коммутатора 6 операндов, с входом задания вида операции арифметика-логиче25 ского блока 8, с управляющими входами . первого и второго коммутаторов 9 и.15 результата, с управляющим входом коммутатора 14 переноса, с входом задания режима первого регистра 21 сдвига, с входом уста30 новки нуля регистра 5 второго операнда, с входом обнуления счетчика 10, с управляющим входом выходного коммутатора 20, с входом задания режима второго регистра 11 сдвига, Тактовый вход 23 устройства соеди35 нен с входами разрешения записи регистров 4 и 6 первого и второго операндов, первого и второго регистров 21 и 11 сдвига, промежуточного регистра 7 и с тактовым входом дешифратора 16 команд.

40 Устройство работает как в режиме последовательного поступления операндов, так и в режиме одновременного их поступления. Режим работы и вид выполняемой операции задается кодом операции, кото45 рый подается в дешифратор 16 команд.

В режиме последовательного поступления операндов на входы 1 или 2 (в зависимости от кода операции) подаются последовательно один за другим первый (А или В ) и второй

50 (А +1 или В +1) операнд параллельным 16-разрядным дополнительным кодом. Первый операнд через коммутатор 3 записывается в регистр 4 (no переднему фронту синхроимпульса), а второй операнд через коммутатор

55 3 заносится в регистр 5 (по заднему фронту импульса). Одновременно первый операнд через коммутатор 6 заносится в регистр 7, а результат предыдущего суммирования записывает в регистр 21 результата через коммутатор 9. Таким образом, на входы

1742813

10 арифметико-логического блока (АЛБ) 8 одновременно подаются два операнда.

АЛБ 8 выполняет операции арифметического сложения и логические операции И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ и др, Операция вычитания выполняется путем подачи на первый вход АЛБ 8 инверсного значения первого операнда (Ai или Bi) через коммутатор 6, а на вход переноса АЛБ 8 подается единица с выхода коммутатора 14, т.е. прибавляется единица к последнему разряду сумматора, что обеспечивает выполнение операции в дополнительном коде.

Результат операции АЛБ 8 записывается в регистр 21 через коммутатор 9 и выдается на выход 19 устройства через коммутатор 20. АЛБ 8 имеет схемы ускоренного и групповых переносов, а перенос записывается в регистр 11, который работает в режиме сдвига, Хранение переноса в регистре 11 позволяет строить конвейерный сумматор для 32-разрядных чисел. В первом цикле суммируются младшие 16 разрядов двух операндов. Результат выдается на выход 19, а перенес задерживается на один такт е регистре 11 (в старшем разряде регистра). Во втором цикле суммируются старшие 16 разрядов операндов и перенос от предыдущего цикла, который с выхода стар-. шего разряда регистра 11 через коммутатор 14 подается на вход переноса АЛ Б 8, При суммировании (вычитании) массива

32-разрядных чисел (по 16 пар чисел) в регистре 11 запоминается 16 значений переносов (от суммирования каждой пары операндов) и, начиная с 17 цикла (по 32), они выдаются. . через коммутатор 14 с младшего разряда регистра 11 на вход переноса АЛБ 8.

При подаче на вход установки нуля регистра 5 единичного потенциала (с одного из выходов дешифратора 16 команд) сумматор выдает положительное (Ai + О) или отрицательное (А плюс 1) значения первого (или второго) операнда в дополнительном коде.

Логические операции выполняются

АЛБ 8 в зависимости от кода. операции, который поступает в АЛБ 8 с выходов дешифратора 16 команд:

AiiBAl+1, AIIAII+I, AIиАн при Al;

AivAi+1, A(vA +) при А;

А при обнулении регистра 5.

При получении модуля операнда коммутатор 9 выдает нулевое значение старшего (знакового) разряда и мантиссу числа в за-. висимости от знака входного операнда при обнулении регистра 5):

АприА>0, Аплюс1 при A<0.

При работе в режиме преобразования из прямого кода в дополнительный энаковый разряд отрицательного числа также инвертируется коммутатором 6, а при преобразовании из дополнительного кода в прямой знаковый разряд числа передается

5 без изменений. Все арифметические и логические операции могут быть получены и при одновременной подаче двух операндов.

При этом в регистр 7 заносится второй операнд (В) с входа 2 через коммутатор 6 (пря10 мой или инверсный код), а в регистр 5 заносится первый операнд (А) с входа 1 через коммутатор 3.

Устройство выполняет также некоторые специальные арифметические операции

15 (сравнения, выделения максимального числа из нескольких чисел с их признаками, накапливающее суммирование) и может работать в режиме счетчика. Все эти операции начинаются с обнуления регистра 7 и счет20 чика 10 сигналом обнуления (R) от дешифратора 16 команд. Регистр 7 обнуляется за счет подачи нулевого значения операнда с выходов коммутатора 6.

В режиме сравнения сумматор выпол25 няет операцию вычитания (Ан-1-А ), В каждом цикле сравнения в регистр 21 через коммутатор 9 заносится значение второго операнда (Ан-1) с выходов регистра 5, а в триггер 17 признака — значение старшего

30 разряда АЛБ 8 (знак результата). Значения признака выдаются на выход 13 устройства в каждом цикле. Счетчик 10 работает в режиме счета (на счетный вход подается единица) и выдает в регистр 11 через коммутатор 15

35 порядовый номер пары сравнительных чисел. На выход 19 через коммутатор 20 выдаются в полуцикле значения второго операнда (с выходов регистра 21) и порядкового номера (с выходов регистра i1). По при40 знаку сравнения (> 0 или < О) во внешнем устройстве (например, ОЗУ) происходит запись тех значений операндов (и их адреса в массиве), которые больше (или меньше) какого-то порога (первый операнд).

45 При выделении максимального числа иэ массива чисел в регистр 5 подается очередное число, а в регистр 4 заносится его адрес в массиве. При подаче сигнала обнуления в регистр 7 и в счетчик 10 заносится нулевой

50 потенциал. Коммутацию записи информации в регистры 7 и.21, а также в счетчик 10 осуществляет сигнал сравйения с выхода старшего (знакового) разряда АЛБ 8, который подается в дешифратор 16, В первом

55 цикле сравнения в счетчик 10 заносится адрес операнда с выходов регистра 4, а в регистр 7 заносится значение первого числа (A> — M > О, где M — значение вычисляемого максимума, которое хранится в регистре 7 и в первом цикле равно нулю). Если значение

1742813

10

40

55 поступающего числа Ai больше вычисленного раньше максимума (в регистре 7), то в регистр 7 через коммутатор 6 заносится новое значение максимума (Ai), в счетчик 10 заносится адрес с выходов регистра 4, в регистр 21 через коммутатор 9 с выходов регистра 7 заносится значение предыдущего значения максимума, а в регистр 11 с выходов счетчика 10 заносится адрес предыдущего значения максимума. Если значение поступающего числа Ai меньше вычисленного ранее максимума (M) хранящегося в регистре 7, то в регистре 7 и в счетчике 10 сохраняются значение максимума и его адрес, очередное число А через коммутатор 9 заносится в регистр 21, а в регистр 11 заносится адрес числа с выходов регистра 4 через коммутатор 15. По окончании вычисления подается сигнал обнуления и значения максимума (с выходов регистра

7) и его адреса (с выходов счетчика 10) заносится в регистры 21 и 11 соответственно и выдаются через коммутатор 20 на выход 19 устройства..

В режиме накопления (положительных чисел) результат суммирования записывается в регистр 7, а значения переноса АЛБ 8 суммируются счетчиком 10, По окончании суммирования подается сигнал обнуления.

При этом младшие разряды результата заносятся с выходов регистра 7 в регистр 21, а старшие разряды результата заносятся с выхода счетчика 10 в регистр 11 и по окончании сигнала обнуления регистры 21 и 11 начинают работать в режиме сдвига от старших разрядов к младшим, образуя один сдвиговый регистр (выход младшего разряда регистра 11 подключен к входу старшего разряда регистра 21); В каждом такте накопленная сумма сдвигается на один разряд и выдается на выход 19. Число сдвигов (усреднение результата) определяется внешними устройствами (например, моментом записи в ОЗУ).

Если обнулить регистры 5 и 7 (через коммутатор 6), а на вход переноса АЛБ 8 (с выхода коммутатора 14) подать единицу, то устройство будет работать в режиме счетчика (16-разрядного), который обнуляется сигналом обнуления.

Работа устройства поясняется временными диаграммами (фиг.3). Примерный код операций и выполняемые при этом функции приведены в таблице, а на фиг.2 приведена функциональная схема дешифратора 16 применительно к данному коду операций.

Таким образом, предлагаемое устройство выполняет функции сравнения, накапливающего суммирования, счетчика, вычисления максимума, т.е. имеет широкие функциональные возможности с меньшими аппаратурными затратами.

Формула изобретения

Устройство для обработки данных, содержащее регистр первого операнда, регистр второго операнда, входной коммутатор, коммутатор операндов, промежуточ- . ный регистр, арифметика-логический блок, первый и второй коммутаторы результата, счетчик, первый регистр сдвига, коммутатор переноса, триггер признака и дешифратор команд, причем входы первого и второго операндов устройства соединены соответственно с первым и вторым информационными входами входного коммутатора, выход которого соединен с информационным входом регистра второго операнда, выход которого соединен с первым информационным входом коммутатора операндов, вход задания вида операции устройства соединен с . первым информационным входом дешифратора команд, тактовый вход устройства соединен с входами разрешения записи регистра первого операнда, регистра второго операнда, первого регистра сдвига, тригге-. ра признака, промежуточного регистра и с тактовым входом Дешифратора команд, выход результата арифметико-логического блока соединен с первым информационным входом nepeoro коммутатора результата, выход регистра первого операнда соединен с первым информационным входом второго коммутатора результата, с первого по девятый выходы дешифратора команд соедине-. ны соответственно с входами разрешения записи и разрешения счета счетчика, с управляющими входами входного коммутатора и коммутатора операндов, с входом задания вида операции арифметико-логического блока, с управляющими входами первого коммутатора результата, второго коммутатора результата и коммутатора переноса, с входом задания режима первого регистра сдвига, отл ича ющееся тем, что, с целью сокращения аппаратурных затрат, оно содержит второй регистр сдвига и выходной коммутатор, причем вход второго операнда устройства соединен с вторым информационным входом коммутатора операндов, третий информационный вход которого соединен с выходом регистра первого oneранда и с информационным входом счетчика, выход которого соединен с вторым информационным входом второго коммутатора результата, выход которого соединен с параллельным информационным входом второго регистра сдвига, выходы младшего и старшего разрядов которого соединены соответственно с первым и вторым инфор. мационными входами коммутатора перено1742813

14 са, третий информационный вход и выход которого соединены соответственно с входом переноса устройства и с входом переноса арифметико-логического блока, выход знака которого соединен с вторым инфор- 5 мационным входом дешифратора команд и с информационным входом триггера признака, выход которого является выходом признака устройства, выход результата ко- . торого соединен с выходом коммутатора ре- 10 зультата, первый информационный вход которого соединен с выходом первого регистра сдвига, параллельный информационный вход которого соединен с выходом первого коммутатора результата, второй ин- 15 формационный вход которого соединен с первым информационным входом арифметико-логического блока,, с четвертым информационным входом коммутатора операндов и с выходом промежуточного регистра, ин- 20 формационный вход которого соединен с выходом коммутатора операндов, пятый информационный вход которого соединен с выходом результата арифметико-логического блока, второй информационный вход ко- 25

КОП к

Выполняемая нк ия

K4=K5=0

К4=1, К5=0

К4=0, K5=1

K4=K5=1

1/й ZAl

Счетчик (1 бр ) Ан-1 и адрес

Макс (Ai) е н (A) (Аи В) Ai+Bi+P1ç

Al-Вг+Р1з юе м (Аи В) (A) 0

0

0

0

О

1

1

1

0

О

О

1

О

О

0

1

1

О

1

0

1

О

О

0

О

О

О

0

0

0

О

О

О

0

Bi плюс Вн-1

Bi минус Bi+1

Bi плюс В + +Р1

В минус Вн.1+ Р1

Bi плюс Вн- +Р2

Bi минус Вн- +Р2.

Bi минус Bi+>

Ви+3В1+

B(QiB(+) В я Вн-1

Вiл B +<

Biv Bi+>

Bi v Вн-

Bi у B +>

jBl

П еоб азование торого соединен с третьим информационным входом первого коммутатора результата и с выходом регистра второго операнда, выход переноса арифметико-логического блока соединен со счетным входом счетчика, с последовательным информационным входом второго регистра сдвига и является выходом переноса устройства, выходы разрядов второго регистра сдвига соединены с соответствующими разрядами второго информационного входа выходного коммутатора, выход входного коммутатора соединен с информационным входом регистра первого операнда, выход младшего разряда второго регистра сдвига соединен с последовательным информационным входом первого регистра сдвига, тактовый вход устройства соединен с тактовым входом второго регистра сдвига, с десятого по тринадцатый выходы дешифратора команд соединены соответственно с входом уставки в

"0" регистра второго операнда, с, входом обнуления счетчика, с управляющим входом выходного коммутатора и с входом задания режима второго регистра сдвига.

1742813 (/Ф)

Р9

1742813 и ) жим накопзениЯ (/Уе4с ) Й Резким сра6иеноа

Редактор А.Мотыль

Заказ 2286 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

4 ф(5)

Рir

Ц24

Яа

Усгр о Ь

6й

Pi(>

Я (у

Р ( ь(1 бьк1 а) Режим орирметико -юогическик омраций

Составитель B.Tåëåêoâåö

Техред M.Ìîðãåíòàë . Корректор Л.Бескид