Управляемый арифметический модуль

 

Изобретение относится к вычислительной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии со средним и большим уровнями интеграции. Целью изобретения является увеличение быстродействия управляемого арифметического модуля при выполнении операции сложения двух двоичных операндов . Управляемый арифметический модуль, содержащий основной и дополнительный триггеры 1 и 2, одиннадцать элементов И Зт13, четыре элемента ИЛИ 14-17, выполняет операцию сложения двух двоичных операндов в 9 раз быстрее с помощью вновь введенных сумматора 20, двенадцатого и тринадцатого элементов И 18 и 19. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s t) s G 06 F 7/38

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

° 2f

22

23

24

2е

22

28 .29

Ю1

32

çs

М т7

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4761065/24 (22) 21,11.89 (46) 30.11,91, Бюл. N. 44 (71) Грузинский политехнический институт (72) Г.С, Цирамуа, С.Г, Цирамуа, З.Г. Цирамуа и С.Г. Касаева (53) 681.3(088.8) (56) Авторское свидетельство СССР

hh 1062688, кл, G 06 Е 7/38, 1981.

Авторское свидетельство СССР по заявке

М 1585792 (М 4490689/24), кл. G 06 F 7/38, 1988. (54) УПРА8ЛЯЕМЫЙ АРИФМЕТИЧЕСКИЙ

МОДУЛЬ (57) Изобретение относится к вычислитель.ной технике и предназначено для реализации

„„ Ы„„1695292 А1 узлов и устройств цифровых вычислительных машин методами интегральной технологии со средним и большим уровнями интеграции. Целью изобретения является увеличение быстродействия управляемого арифметического модуля при выполнении операции сложения двух двоичных операндов. Управляемый арифметический модуль, содержащий основной и дополнительный триггеры 1 и 2; одиннадцать элементов И 3-,13, четыре элемента ИЛИ

14 — 17, выполняет операцию сложения двух двоичных операндов в 9 раз быстрее с помощью вновь введенных сумматора 20, двенадцатого и тринадцатого элементов И

18 и 19. 2 ил.

1695292

Изобретение относится к вычислительной технике и предназначено для реализации узлов и устройств цифровых вычислительных машин методами интегральной технологии со средним и большим уровнями интеграции;

Целью изобретения является увеличение быстродействия управляемого арифметического модуля при выполнении ( операции сложения двух двоичных операндов, На фиг. 1 представлена схема управляемого арифметического модуля; на фиг, 2— временная диаграмма его работы в режиме арифметического сложения двух двоичных операндов.

Управляемый арифметический модуль содержит основной и дополнительный триггеры 1 и 2, одиннадцать элементов И 3-13, четыре элемента ИЛИ 14-17, два элемента

И 18 и 19, сумматор 20, управляющие входы

21 — 30, информационные входы 31-37, выхо ды 38-45. Выходы первого 3, второго 4, третьего 5 и четвертого 6 элементов И соединены с входами первого элемента ИЛИ

14, выход которого соединен с прямым входом основного триггера 1,.Выходы пятого 7, шестого 8 и седьмого 9 элементов

И соединены с входами второго элемента ИЛИ 15, выход которого подключен к ин, версному входу основного триггера 1, пря, мой выход которого соединен с первым

; входом восьмого элемента И 10, выход ко торого соединен с вторым входом третьего

,элемента ИЛИ 16, первый вход которого подкл ючен к выходу девятого. элемента И

11. Первые входы первого 3, четвертого 6, третьего 5 и десятого 12 элементов И соединены соответственно с первым 21, вторым

22, третьим 23 и четвертым 24 управляющими входами управляемого арифметического модуля. Вторые входы первого 3, третьего 5 и четвертого 6 элементов И подключены соответственно к первому 31, второму 32 и третьему 33 информационным входам управляемого арифметического модуля. Первые входы пятого 7 и шестого 8 элементов И соединены с вторым 22 и третьим 23 управляющими входами управляемого арифметического модуля. Первый вход десятого элемента И 12 соединен с первым информационным входом 31 управляемого арифметического модуля, Второй вход второго элемента И 4 соединен с первым входом седьмого элемента И 9 и выходом десятого элемента И 12. Первый вход второго элемента И 4 и второй вход седьмого элемента И 9 подключены соответственно к первому 38 и второму 39 выходам управляемого арифметического модуля, а также к инверсному и прямому выходам дополнительного триггера 2, прямой и инверсный входы которого подключены соответственно к выходам третьего 16 и

5 четвертого 17 элементов ИЛИ. Пятый управляющий вход 25 управляемого арифметического модуля соединен с вторым входом четвертого элемента ИЛИ 17, первый вход которого соединен с инверсным выходом

10 основного триггера 1 и третьим выходом

40 управляемого арифметического модуля, четвертый информационный вход 34 которого подключен к второму входу девятого элемента И 11, первый вход которого сое15 динен с шестым управляющим входом 26 управляемого арифметического модуля, пятый 35 и шестой 36 информационные входы которого соединены соответственно с вторыми входами пятого 7 и шестого

20 8 элементов И. Седьмой управляющий вход 27 управляемого арифметического модуля соединен с четвертым входом второго элемента ИЛИ 15, а четвертый выход

41 управляемого арифметического модуля

25 соединен с прямым выходом основного триггера 1, Второй вход восьмого 10 и первый вход одиннадцатого 13 элементов И соединены соответственно с девятым 29 и восьмым 28 управляющими входами уп30 равляемого арифметического модуля, пятый

42 и шестой 43 выходы которого соединены соответственно с выходами седьмого 9 и второго 4 элементов И, Второй вход двенадцатого 18 и первый вход тринадца35 того 19 элементов И соединены с десятым управляющим входом 30 управляемого арифметического модуля, первый вход двенадцатого 19 и второй вход тринадцатого 19 элементов И соединены

40 соответственно с единичными выходами основного 1 и дополнительного 2 триггеров.

Первый и второй входы сумматора 20 подключены соответственно к выходам двенадцатого 18 и тринадцатого 19 элементов И, а

45 третий вход подключен к седьмому инфор- мационному входу 37 управляемого арифметического модуля, седьмой 44 и восьмой

45 выходы которого соединены соответственно с вторым и первым выходами сумма50 тора.

На управляющие и информационные входы управляемого арифметического модуля подаются следующие сигналы:

V> — Ч1р — управляющие сигналы (управ55 ляющие входы 21-30 соответственно);

Xi — 1-й разряд кода Х(первый информацион н ы и вход 31);

Q + 1 — содержимое соседнего старшего разряда (второй информационный вход

32):

1695292

Qi — 1 — содержимое соседнего младшего разряда (третий информационный вход

33);

% — i-й разряд кода Y (четвертый информационный вход 34);

Qi — 1 — содержимое соседнего младшего разряда (пятый информационный вход 35);

6+1 — содержимое соседнего старшего разряда (шестой информационный вход 36);

Pi — i — перенос единицы из соседнего младшего разряда (седьмой информационный вход 37).

Сигналы V> — Чю обеспечивают выполнение следующих операций;

V> (вход 21) — прием операнда Xi в основной триггер 1 и логическое сложение;

Чг (вход 22) — сдвиг в сторону старших разрядов;

Чз (вход 23) — сдвиг в сторону младших разрядов;

V4 (вход 24) — сложение по mad 2;

Ч5 (вход 25) — установка на нуль дополнительного триггеров 2;

Чв (вход 26) — прием операнда Yi в дополнительный триггер 2;

V7 (вход 27) — установка на нуль основного триггера 1;

Vs (вход 28) — конъюнкция содержимых основного 1 и дополнительного 2 триггера;

Vg (вход 29) — диэъюнкция содержимых. основного 1 и дополнительного 2 триггеров;

Н1о (вход 30) — арифметическое сложение двух двоичных операндов Xi и Уь

С помощью управляемого арифметического модуля реализуются все 16 функций булевой алгебры двух переменных, некоторые функции трех и четырех переменных, функция двух самостоятельных регистров, функция двухступенчатого регистра, функция преобразования параллельного кода в последовательный и обратно, функция реверсивного регистра сдвига числа, функция двоичного суммирующего или вычитающего счетчика, функция. циклического реверсивного регистра сдвига, функция параллельного сумматора с последовательным переносом, функция распространения единицы, нуля и др.

Используя два и более управляемых арифметических модулей, можно реализовать и более сложные функции, в частности функции схем контроля, функции сравнения кодов, функции дешифратора, шифратора, коммутатора каналов, функции преобразования кода Грея в двоичный и наоборот и др.

С помощью предлагаемого управляемого арифметического модуля реализуются как сингулярные булевые функции и функции двух переменных, так и функции трех, четырех и более переменных.

С целью иллюстрации реализации логических функций на управляемом арифметическом модуле приведено описание функционирования модуля при реализации отдельных функций.

Функция поразрядной конъюнкции двух двоичных чисел выполняется следую5

10 щим образом.

Операнд Yi подается на четвертый информационный вход 34 и сигналом Чв(вход

26) через девятый элемент И 11 и третий элемент ИЛИ 16 заносится в дополнитель15 ный триггер 2, Операнд Xi подается íà первый информационный вход 31 и сигналом

V> (вход 21) через первый элемент И 3 и первый элемент ИЛИ 14 заносится в основной триггер 1.. Предварительно основной 1 и

20 основной 1 и дополнительный 2 триггеры устанавливаются в нулевое состояние, Сигналом V4 (вход 24) операнд Xi от первого. информационного входа 31 через десятый элемент И 12 подается на первые входы второго 4 и седьмого 9 элементов И, в ре55 эультате чего в основном триггере 1 устадополнительный 2 триггеры соответственно сигналами Ч7 (вход 27) и Ч5 (вход 25) устанавливаются в нулевое состояние. Для осуществления операции конъюнкции подается

25 сигнал Чв(вход 28), и содержимое основного триггера 1 с инверсного выхода через элементы И 13 и ИЛИ 17 переписывается в дополнительный триггер 2. В результате в дополнительном триггере 2 (выход 39) уста30 навливается логическое произведение.

Последовательность выполнения функции поразрядной дизъюнкции аналогична предыдущему, но вместо сигнала Чэ (вход

28) следует подать сигнал Vg (вход 29).

35 Функция поразрядной дизъюнкции реализуется также при подаче управляющих сигналов Vi (вход 21) и Чб (вход 26). Прямые коды Х и Yi подаются нэ первый 31 и четвертый 34 информационные входы и через

40 элементы ИЗ, ИЛИ 14, И 11 и ИЛИ 16 на прямые входы основного 1 и дополнительного 2 триггеров. В результате в основном триггере 1 получается сумма Xi4

Хь а в дополнительном триггере 2-Yi VYi, 45 где Xi и Y — содержимое основного 1 и дополнительного 2 триггеров, т.е. третья и четвертая переменные. Далее можно получить или (X v Х ) (Yjv Y ) или (X;vXt)g .(Y; Y; ) и .д.

50 Функция сложения по mod 2 двух дво.ичных операндов Х; и У; выполняется следующим образом.

Сигналами Чт (вход 27) и Vs (вход 25) 1695292 навливается сумма Х! @+0 +)- сложение по До начала счета на четвертые управляmod 2). Сигналом Чв(вход 28) 8 Чц(вход29) ющие входы 24 подается низкий уровень содержимое основного триггера 1 перепи- - синхроимпульсов, а на восьмые 28 и девясывается в дополнительный триггер 2. По- тые 29 управляющие входы — высокий уровторно подается сигнал V4 (вход 24), и 5 вень. При подаче первого импульса счета второй операнд Yi, подаваемый с nepsoro на первый информационный вход 31 младинформационного входа 31, пройдя элемен- шего разряда счетчика одновременно на ты И 12 и И 4 (или И 9), в основном триггере четвертые управляющие входы 24 поступа1 устанавливает сумму Х! Q+ Yi. Результат етвысокийуровеньсинхроимпульса, котовыдается на четвертом выходе 41 управляе- 10 рый через десятый элемент И 12 и второй мого арифметического модуля. элемент И 4 переводит основной триггер 1

Для реализации функций Пирса, Шеф- первого разряда счетчика из состояния "0" фера и эквивалентности производится дизь- в состояние "1", 3а второй полупериод юнкция, конъюнкция и сложение по mod 2 синхроимпульса, который подается на соответственно и результаты устанавлива- 15 восьмые 28 и девятые 29 управляющие вхоются на инверсных выходах основного 1 ды,дополнительный триггер 2 переходитиз (третий выход модуля, выход 40) и дополни- состояния "0" в состояние "1", После подачи тельного 2 (первый выход модуля, выход 38) второго импульса счета и первого полуперитриггеров. ода синхроимпульса основной триггер 1

Функция сдвига a,ñòoðoíó младших раз- 20 первого разряда счетчика переходит в сорядов осуществляется за два полутакта, В стояние "0". первом полутакте сигналом Чз (вход 23) Одновременно с пятого выхода 42 уппарафазный код содержимого дополни- равляемого арифметического модуля первотельноготриггера2(Qi-1,Q!- )(! — 1)-горазря- го разряда счетчика высокий уровень да через второй (вход 32) и шестой (вход 35) 25 сигнала подается на первый информационинформационные входы и через третий 5 и ный вход 31 управляемого арифметического шестой 8 элементы И переписывается в ос- модуля второго разряда счетчика и перевоновной триггер 1 I-ro разряда, Г1ерепись из дит основной триггер 1- второго разряда в основного триггера 1 .в дополнительный состояние "1" и т.д, триггер 2 осуществляется сигналом Ча(вход 30 Функция арифметического сложения

28) L Vg (вход 29). двух двоичных операндов Xi u Yi осуществФункция сдвига в сторону старших раз- ляется следующим образом. рядов осуществляется аналогично пред- Сигналами Vs (вход 25) и V7 (вход 27)

ыдущему за два полутакта, Сигналом V2 дополнительный 2 и основной 1 триггеры. (вход 22) парафазный код содержимого до- 35 устанавливаются в нулевое состояние, Сиг полнительного триггера 2 (!+ 1)-ro разряда налом Ч! (вход 21) операнд Х! от первого подается на третий (вход 33) и пятый (вход информационного входа 31 через первый

35) информационные входы I-го разряда, элемент И 3 и первый элемент ИЛИ 14

Открывается четвертый элемент И 6 или запишется в основной триггер 1. Сигналом пятый элемент И 7 и возбуждается соот- 40 V6 (вход 26) операнд Yl от четвертого инветствующий вход основного триггера 1 формационного входа 34 через девятый

I-го разряда. Перепись в дополнительный элемент И 11 и третий элемент ИЛИ 16 триггер 2 осуществляется сигналом Чв(вход запишется в дополнительный триггер 2, 28) 8 Чд (вход 29). Затем сигналом V10 (вход 30) операнды Х!

Счетчик работает как обычный двухтак- 45 и Yi подаются на вход сумматора 20. Пе- о тный суммирующий двоичный счетчик с по- ренос единицы из i — 1-го разряда постуследовательным переносом. пает на третий вход сумматора с седьмого

Для создания структуры многофункци- информационного входа 37 !-го разряда онального двоичного счетчика пятый управляемого арифметического модуля. выход 42 !-го управляемого арифметиче- 50 Результат суммирования операндов Xi u Yi ского модуля соединяется с первым ин- выдается на восьмом выходе 45 управляеформационНым входом 31(!+ 1)-ro разряда мого арифметического модуля, а перенос управляемого арифметического модуля. единицы в !+ 1-й разряд — на седьмом выхоДвоичный счет осуществляется после де 44. установки основного 1 и дополнительного 2 55 Для создания структуры многоразрядтриггероввнулевоесостояниесигналамиЧ7 ного сумматора седьмой выход 44 I-го уп(вход 27) и VD (вход 25), Импульсы счета равляемого арифметического модуля поступают на первый информационный соединяется с седьмым информационным вход 31 управляемого арифметического мо- входом 37 I + 1-го управляемого арифметидуля первого разряда счетчика. ческого модуля.

1695292

Формула изобретения

Управляемый арифметический модуль, содержащий основной и дополнительный триггеры, одиннадцать элементов И, четыре элемента ИЛИ, причем выходы первого- 5 четвертого элементов И соединены с соответствующими входами первого элемента

ИЛИ, выход которого соединен с единичным входом основного триггера, выходы пятого-седьмого элементов И соединены 10 соответственно с первым — третьим входами второго элемента ИЛИ, выход которого подключен к нулевому входу основного триггера, прямой выход которого соединен с первым входом восьмого элемента 15

И, выход которого соединен с вторым входом третьего элемента ИЛИ., первый вход которого подключен к выходу девятого элемента И, первый входы первого, четвертого, третьего и второй вход десятого 20 элементов И соединены соответственно с первым — четвертым управляющими входами управляемого арифметического модуля, вторые входы первого, третьего и четвертого элементов И подключены соответственно 25 к первому, второму и третьему информационным входам управляемого арифметического модуля, первые входы пятого ишестого элементов И соединены соответ-. ственно с вторым и третьим управляющими 30 входами управляемого арифметического модуля, первый вход десятого элемента И - с первым информационным входом управляемого арифметического модуля, второй вход второго элемента И вЂ” с первым входом седь- 35 мого элемента И и.выходом десятого элемента И, первый вход второго элемента И и второй вход седьмого элемента И подключены соответственно к первому и второму выходам управляемого арифметического 40 модуля, а также к инверсному и прямому выходам дополнительного триггера, прямой и инверсный входы которого подключены соответственно к выходам третьего и четвертого элементов ИЛИ, пятый управля- 45 ющий вход управляемого арифметического модуля соединен с вторым входом четвертого элемента ИЛИ, первый вход которого соединен с выходом одиннадцатого элемента И, второй вход которого соединен с инверсным выходом основного триггера и третьим выходом управляемого арифметического модуля, четвертый информационный вход которого подключен к второму входу девятого элемента И, первый вход которого соединен с шестым управляющим входом управляемого арифметического модуля, пятый и шестой информационные входы которого соединены соответственно. с вторыми входами пятого и шестого элементов И, а седьмой управляющий вход— с четвертым входом второго элемента

ИЛИ, четвертый выход управляемого арифметического модуля соединен с прямым выходом основного триггера, второй вход восьмого и первый вход одиннадцатого элементов И вЂ” соответственно с девятым и восьмым управляющими входами управляемого арифметического модуля, пятый и шестой выходы которого соединены соответственно с выходами седьмого и второго элементов И, отличающийся тем, что, с целью увеличения быстродействия при выполнении операции сложения двух двоичных операндов, в устройство введены сумматор, двенадцатый и тринадцатый элементы И, второй вход двенадцатого и первый вход тринадцатого элементов И соединены с десятым управляющим входом управляемого арифметического модуля, первый вход двенадцатого и второй вход тринадцатого элементов И соединены соответственно с единичными выходами основного и дополнительного триггеров, первый и второй входы сумматора подклю- ° чены соответственно к выходам двенадца- . того и тринадцатого элементов И, а третий вход сумматора — к седьмому информационному входу управляемого арифметического модуля, седьмой и восьмой выходы которого соединены соответственно с вторым и первым выходами сумматора.

1695292

Xi

Составитель В, Березкин

Техред М.Моргентал Корректор Т. Палий

Редактор А, Лежнина

Заказ 4162 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101