Устройство сопряжения асинхронных разноскоростных цифровых сигналов

 

Изобретение относится к устройствам сопряжения асинхронных разноскоростных цифровых сигналов и может быть использовано в электросвязи. Сущность изобретения1 устройство содержит входные регистры, блок синхронизации, мультиплексор информационных сигналов, мультиплексор сигналов требований, блок памяти линий, первый и второй блоки памяти бит, дешифратор, первый и второй блоки памяти канала и первый и второй блоки согласования скорости. 3 табл., 13 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 04 J 3/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4880677/09 (22) 05,11.90 (46) 15,08.92. Бюл. ¹ 30 (71) Ленинградское научно-и роизводственное объединение "Красная заря" (72) Ю,К,Яковлев (56) Авторское свидетельство СССР . ¹ 1667266, 1988. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ АСИНХРОННЫХ РАЗНОСКОРОСТНЫХ ЦИФРОВЫХ СИГНАЛОВ

Изобретение относится к электросвязи и может быть использовано в устройствах передачи и коммутации цифровых систем связи.

Известно устройство объединения цифровых сигналов передачи данных в групповой цифровой поток с целью передачи их на коммутационное поле и на станцию для ско ростей передачи асинхронных до 1,2 кбит/с и синхронных до 48 кбит/с сигналов с использованием канала передачи 64 кбит/с.

Недостатком этого устройства является ограниченный диапазон сопрягаемых цифровых сигналов с групповым трактом, а именно, устройство объединяет асинхронные сигналы, имеющие скорости передачи до 1,2 кбит/с, а синхронные — до 48 кбит/c.

Известны также устройства для скоростей передачи асинхронных сигналов до 9,6 кбит/с и синхронных сигналов до 48 кбит/с также с использованием канала передачи 64 кбит/с, Наряду с указанными скоростями передачи цифровых сигналов используются модемы для скорости передачи от 48 кбит/с до

164 кбит/с, модемы для передачи 144

51 1755386 А1 (57) Изобретение относится к устройствам сопряжения асинхронных разноскоростных цифровых сигналов и может быть использовано в электросвязи. Сущность изобретения; устройство содержит входные регистры, блок синхронизации, мультиплексор информационных сигналов, мультиплексор сигналов требований. блок памяти линий, первый и второй блоки памяти бит, дешифратор, первый и второй блоки памяти канала и первый и второй блоки согласования скорости. 3 табл„13 ил. кбит/с для формата 2В + О, где В - 64 кбит/с, О = 16 кбит/с, 80 кбит/с — для формата В+ D и др.

Известны также устройства со скоростью передачи 64/128/192/256 кбит/с, Кроме того, существует задача сопряжения групповых трактов с субпервичными трактами, в частности сопряжения первичной ЦСП тактами ИКМ-30 с субпервичными трактами

480 кбит/с и другими.

Построение каналов и станций коммута- (Л ции на базе одинаковых(цифровых) методов (Я позволяет осуществить так называемуЮ ин- (,Д теграцию систем коммутации и передачи, (ф исключающую необходимость разуплотне- О ния цифровых каналов на станциях коммутации и применения различных коммутационных полей для различных скоростей передачи. Поэтому различные цифровые сигналы объединяются в единый групповой цифровой поток, решаемый предлагаемым устройством, При интегра-ции систем коммутации и передачи станции коммутации и каналы пб сути дела представляют собой временные цифровые системы, Взаимодействие этих систем требует согла1755386

20 линий, выходы первого и второго блоков памяти бит соединены с вторыми входами

50

55 Введение в устройство блока памяти линий и его связей позволяет равномерно рас-сования их во времени, т,е. синхронизации, причем синхронное уплотнение является, частным случаем асинхронного, Типы мультиплексоров для скоростей передачи до 48 кбит/с, где описаны функции мультиплексоров с частотным уплотнением (МЧУ), с временным уплотнением (МВУ), со статическим временным уплотнением (МСВУ). МЧУ применяется для аналоговых линий МВУ и МСВУ для синхронных 1 каналов связи, Наиболее близким по технической сущностй к предлагаемому является устройство сопряжения разноскоростных асинхронных цифровых сигналов, содержащее входные 1 регистры, блок синхронизации, мультиплексор информационных сигналов, мультиплексор сигналов требований и дешифратор. Вторые выходы входных регистров подключены к первым входам мультиплексора сигналов требований, тактовым входом устройства является блок синхронизации, первый выход которого подключен к третьему входу мультиплексора сигналов требований, 2

Недостатком этого устройства является то, что устройство сопрягается с групповым цифровым потоком линии связи со скоростями передачи до 64 кбит/с включительно, В настоящее время существуют линии связи со скоростями передачи до 256 кбит/с, групповые тракты —, со скоростью передачи 480 кбит/с и др. Кроме Toro, с развитием цифровых систем передачи скорости передачи имеют тенденцию к росту. 3

Цель изобретения — расширение диапазона скоростей цифровых сигналов.

Поставленная цель достигается тем, что в устройство сопряжения асинхронных разноскоростных цифровых сигналов, содержащее входные регистры, блок синхронйзации, мультиплексор информа - ционных сигналов, мультиплексор сигналов требований и дешифратор, входы которого

-соединены с первыми входамй входных ре "гистров, вторые входы которых являются информационными входами устройства, первые выходы входных регистров соединены с первыми входами мультиплексора информационных сигналов, вторые выходы входных регистров подключены к первым входам мультиплексора сигналов требований, тактовым входом устройства является блок синхронизации, первый выход которого подключен к третьему входу мультиплексора сигналов требований, введены блок памяти линий, первый и второй блоки памяти бит, первый и второй блоки памяти канала, первый и второй блоки согласования скорости, первые входы которых соединены с первым выходом мультиплексора информационных сигналов, вторые входы первого и второго блоков согласования скорости объединены с первыми входами дешифратора, первого и второго блоков памяти бит и подключены к выходу мультиплексора сигналов требований, третьи входы первого и второго блоков согласования скорости соединены с выходами соответствующих первого и второго блоков памяти канала, четвертые входы первого и второго блоков согласования скорости объединены с вторым входом дешифратора, четвертым входом мультиплексора сигналов требований и третьим входом мультиплексора информационных сигналов, первыми входами первого и второго блоков памяти канала, вторыми входами первого и второго блоков памяти бит и подключены к.выходу блока памяти соответствующих первого и второго блоков памяти канала, второй выход блока синхронизации соединен с входом блока памяти линий, третий выход блока синхронизации подключен к третьим входам первых блока памяти бит и блока памяти канала и пятым входом первого блока согласования скорости, четвертый выход блока синхрониэации соединен с третьими входами вторых блока памяти бит и блока памяти канала, пятым входом второго блока согласования скорости, пятый и шестой выходы блока синхронизации подключены соответственно к шестым входам первого и второго блоков согласования скорости, выходы которых обьединены и являются выходом устройства.

Сущность изобретения состоит в расширении диапазона скоростей цифровых сигналов.

При помощи предлагаемого устройства совместно с известными цифровыми коммутационными системами проектируются ЦСК для коммутации разноскоростных асинхронных цифровых сигналов без потери бит, а также для обьединения и передачи между станциями в едином групповом цифровом потоке разноскоростных асинхронных цифровых потоков. Комплекс этих устройств позволяет осуществлять цифровую передачу и коммутацию в любой конфигурации сети как в чисто цифровой, так и в смешанной без потери бит. пределять время опроСа входных линий и тем самым при повышении скорости входных линий временная диаграмма опроса остается прежней. Введение двух блоков

1755386 памяти бит и их связей позволяет подсчи- мационных сигналов. Вт тывать число принятых информационных го и второго блоков согласования скорости ит. Введение двух блоков памяти каналов объединены с первыми входами дешифраи их связей позволяет задействовать под- тора, первого и второго блоков памяти бит ряд нео ходимое число каналов в группо- 5 и подключены к выходу мультиплексора сигбл вом цифровом потоке. Введение двух налов требований. Третьи вхо локов согласования скорости и их связей второго блоков согласования скорости соепозволяет для входных линий связи согла- динены с выходами coîòâåòñòâóþÙèõ перлоков памяти канала. совыватьскоростискэналамииндивидуаль- вого и второго блоков и м но при помощи "вставок", принимать и 10 Четвертые входы первого и второго блоков выдавать информационные потоки в после- согласования скорости объединены с втодовательном коде, что снижает объем обо- рым входом дешифратора, четвертым вхорудования устройства, дом мультиплексора сигналов требований и

Пр использовании устройства .дости - третьим входом мультиплексора" информагается расширение диапазона скоростей 15 ционныхсигналов, первыми входами-первацифровых сигналов. го и второго блоков памяти канала, вторымн

На фиг,1 представлена структурная схе- входами первого и второго блоков памятп ма устройства сопряжения асинхронных бит и подключены к выходу блока и р с оростных цифровых сигналов, на линий. Выходы первого и второго блоков азно к лока памяти фиг,2.-схема блока синхронизации(БС); на 20 памяти бит соединены с вторыми входами фиг.3 — схема входного регистра (Pr); на соответствующих первого и второго блоков фиг.4 — схема мультиплексора информаци- памяти канала. Второй выход блока синхроонных сигналов (МхИС); на фиг.5 — схема низации соединен с входом блока памяти мультиплексора сигналов требований линий, третий выход подключен к третьим (МхСТр); на фиг,б — схема дешифрэтора 25 входам первых блока памяти бит и блока (ДС); на фиг.7 — схема блока памяти линий памяти канала и пятым входом перв б (БПЛ) на иг 8— (); на фиг.8 — схема блока памяти бит ка согласования скорости, четвертый выход (ПБ); на фиг.9 — схема блока памяти кана- соединен с третьими входами вторых блока

{БПБ) лов (БПК); на фиг.10 — схема блока согласо- памяти бит и блока памяти канала, пятым вания скорости (БСС); на фиг.11 — 30 входом второго блока согласования скоровременная диаграмма работы блока синх- сти, пятый и шестой выходы подключены ронизации; на фиг,12 — временная диаграм- соответственно к шестым входам -первого и ма записи информации в блок согласования второго блоков согласования скорости, выскорости; на фиг.13 — временная. диаграмма ходы KQTopblx объединены и являются выхоработы ПЗУ. 35 дом устройства.

У стройство соп ряжения асинхронных Функциональная схема блока входного разноскоростных цифровых сигналов со- регистра 1 (фиг.3) содержит триггеры 13 держит и входных регистров 1 -1, блок 2 14.

1 и

ы и синхронизации, мультиплексор 3 информа- Цифровые сигналы по линиям связи по- ционных сигналов, мультиплексор 4 сигна- 40 ступают иэ линейного оборудования (ЛО) на лов требований. блок 5 памяти линий, блоки входных регистров 1. Каждой входядешифратор 6, выходы которого соединены щей линии соответствует свой блок регистс первыми входами входных регистров 1, ров 1. Между ЛО и регистром вторые входы которых являются информа- осуществляется сонаправленный стык. ционными входами устройства. Первые вы- 45 Фиксация информации в регистре 1 (фиг.3) ходы входных регистров соединены с производится на частоте пеоедэваемого первыми входами мультиплексора 3 инфор- цифрового сигнала. Выходной сигнал 0мационных сигналов, вторые выходы вход- триггера 13 является информационным и ных регистров подключены к первым поступает в мультиплексор 3 информационвходам мультиплексора 4 сигналов требава- 50 ных сигналов, выходной сигнал 0-триггера ний. Тактовым входом устройства является 14 соединен со счетным входом триггера 13 блок 2 синхронизации, первый выход кото- и является сигналом "требований Тр = 1, рого подключен к третьему входу мульти- которыйпоступаетвмультиплексор4сигнаплексорэ 4 сигналов требований. Кроме лов требований. того, устройство содержит блок памяти ли- 55 Для приема следующего информационний, первый и второй блоки 7 и 7 памяти ного бита из ЛО триггер 14 обнуляется сигбит, первый и второй 8 и 8 памяти канала, налом Ci из ДС 6. Частота поступления

2 первый и второй блоки 9 и 9 согласования сигнала Ci выше частоты Fn из ЛО не менее скорости, первые входы которых соединены чем на 1, поэтому регистр 1 осуществляет с первым выходом мультиплексора инфор- достоверный прием информации иэ ЛО.

1755386

Функциональная схема блока 2 синхронизации (фиг.2} содержит счетчик 10, схему

И 11 и схему НЕ 12.

Блок 2 синхронизации (фиг.2) формирует набор необходимых импульсных после- 5 довательностей, управляющих процессами обработки поступающей информации. Поскольку скорость группового сигнала на выходе устройства должна составлять 2048 кбит/с, то на вход девятиразрядного счетчи- 10 ка 10 поступает тактовая частота 2048 кГц от отдельного задающего генератора (ЗГ), С помощью элементов И 11 и НЕ 12 формиру-" ются тактовые последовательности f1o и f, с помощью счетчика 10 формируются часто- 15 ты F>-fg. Частоты F>-fg используются в качестве. адресов А1, которые подаются в блок .

БПЛ 5 для считывания адресов опроса вход. ных линий. Частота смены адресов А> равна

2048 кГц.. 20

Частота fq-fs используется в качестве адресов А2, при помощи которых информация считывается иэ БСС 9 во временные каналы исходящего группового потока. Частота смены адресов А2 равна 256 кГц. Час- 25 тота fg со скважностью Q = 2 используется в качестве частоты переключения f< линеек блоков БПБ 7, БПК 8, БСС 9 с режима записи информации иэ входйых линий на режим выдачи информации в исходящий группо- 30 вой поток и наоборот. Частота f> подается в первые блоки БПБ 7, БПК 8, БСС 9, частота 4 через схему 12 — во вторые блоки БПБ

72, БПК 8, БСС 9 . Частота fo - 2048 кГц используется для "привязки" асинхронной 35 информации, поступающей из ЛО, к работе устройства. Положительные полупериоды частоты fo используются в качестве тактов

11, во время которых происходит считывание йнформации из ОЗУ устройства, Отрица- 40 тельные полупериоды частоты 1о используются в качестве тактов tz, во время которых происходит запись информации в ОЗУ устройства. Частота f>o; вырабатываемая элементом И 11, реализующим функцию "И" f>x 45

xf2 fg, имеет частоту следования 256 кГц и. используется в качестве кода согласования скорости (КСС}. записываемого в ОЗУ и БСС

9, у которого разряды с 1р по 7р ймеют потенциал "0". 8р — "1". Частота fio подается 50 в БСС О, Диаграмма работы БС 2 изображе : на на фиг.11.

Функциональная схема мультиплексора 3 информационных сигналов (МхСИ) изображена на фиг.4, МхСИ 3 содержит 55 мультйплексор 15, на который поступает информацйя из и регистров 1 и адреса линий

An иэ блока 5 памяти линий (БПЛ). МхИС 3 осуществляет побитное объедийение в групповой тракт информации(ГТИ) по адресаМ Ал. Так, по коду адреса А>, равному "1", проключается информация в первую временную позицию (ВП) иэ первого Pr по коду

"n" Ал в "n" ВП иэ "п" Рг, Информация по

ГТИ поступает в БСС 9.

Функциональная схема мультиплексора 4 сигналов требований (МхСТр 4) изображена на фиг.5. МхСТр 4 содержит мультиплексор (Мх) 16 и триггер (Tz) 17. На

МхСТр 4 из регистров 1 -1" поступают сигналы требований Трь адреса А — иэ БПЛ 5 и высокая частота fo = 2048 кГц — иэ блока 2 синхронизации, МхСТр 4 осуществляет побитное объединение в групповой тракт сигналов требований ГТТр и их "привязку" к высокой частоте fo устройства. П ривяэка необходима из-за асинхронного стыка между

ЛО и устройством. Так, по коду адреса Ал, . равному "1", проключается информация в первую ВП из первого Рг 1 и по заднему фронту фиксируется в Т 17 по коду. "n" A> в

"n" ВП из "и" Рг1" и по заднему фронту fo фиксируется a Tz 17,Сигналы требований по ГТТр поступают в БСС 9, БПБ 7 и дешифратор 6.

Функциональная схема дешифратора 6 (фиг.6) содержит собственнодешифратор 18 и схемы И 19-1-19-n. Ha ДС 6 поступают адреса Ал иэ БПЛ 5, на схемы И 19 — сигналы требований по ГТТо из МхТо 4. ДС 6 вырабатывает сигналы для обнуления триггеров

14 требований в регистрах Рг 1 — Рг 1". Так, сигнал С1 с выхода схемы И 19-1, сигнал С> с выхода схемы И 19-п поступают соответственно Hà Pr 1 и Pr 1" при коде адреса А соответственно "1" или "n" и при наличии сигналов требований Тр 1 - 1 npin Tpn = 1.

Частота поступления сигнала С íà Pri задается частотой повторения адреса Аль

Функциональная схема блока 5 памяти линий (фиг.7) содержит ПЗУ 20 и регистр 21, На ПЗУ 20 поступают текущие адреса А1 из блока 2 синхронизации с частотой 2048 кГц и высокая частота fo, равная 2048 кГц, Адреса An с выхода регистра 21 поступают в блоки МхСИ 3, МхСТр 4, ДС 6, БСС 9, БПК 8 и БПБ 7. Считывание адресов A„производится во время отрицательного полупериода частоты fo, фиксация в регистре 21— передним фронтом частоты fo.

Функциональная схема блока 7 памяти бит(фиг.8) содержит сумматор(СМ) 22, мультиплексоры (Мх) 23, 24, ОЗУ 25, регистр 26 (Рг), схему И 27. На БПБ 7 поступает из БС

2 частота fo для формйрования тактов чтения тг и записи тз в ОЗУ 25. Частоты fn(fn) для управления режимами работами блоков, адреса А поступают из БПЛ 5, ГТТр— из мультиплексора 4 сигналов требований.

При значении сигналов f<(fn}, равных едини1755386

10 ц, работает в режиме подсчета сиг- ОЗУ 31 записываются,. A . Л е, БПБ7 налов т ебов . адреса л. ля этого л чается частота о, выполр внии в двоичном коде для каж- через Мх 29 проклю дой выходной линии, При приеме блоком 8 няющая роль т ч M 30 сигналов т ебован ль з, через х к информацир бовании вырабатывается сиг- онным входам ОЗУ31 проключаются а еса нал признака байта (ПрБ) с выхода элемента 5 А„. м проключаются адреса

И 27 для каждой входной линии, который cD нк иональн у циональная схема блока 9 согласоя в . ля этого сигналом fn(и), вания скорости (фиг,10) содержит мультиравным единице, через Мх 23 к ОЗУ 25 про- плексоры 34, 35 и 36, ОЗУ 37, регистр 38, ключается ГТТр, сигналы Тр которого вы- тригге 39, схем И 40 полняет оль т, ч р з, через Мх24 подключается 10 На БСС 9 поступают из БС 2 частоты fp, сумматор к информационным входам ОЗУ Г,(т,), f>p, адреса Аг, ГТТр М Т 4, ГТИ

Б 7 является групповым счетчиком, МхИС 3, адреса А» из БПК 8. Для согласовасостоящим из ОЗУ 25, сумматора 22 и Рг 24. ния времени ф ния времени выдачи информации в тракт дреса ходных линий и, соответственно. ИКМ-30 со вре со временем считывания информавременных позиций в ГТТр, ячеек памяти в 15 ции из ОЗУ 37 б БСС 9

ОЗУ 25 определяется адресами А БПЛ 5. По частота fn(fn ) задерживается на полперио,л:-. адресу Ал во время t> из i ячейки Р3У считы- высокой частоты fo, П и f = 1 вается ко бит, Во в д, время tg при сигнале Тр. устанавливается в высокоимпедансное соравном "1"; код бит, увеличенный на едини- стояние 2. П f (f ") = 1 БСС 9 цу, вновь записывается в ячейку ОЗУ 25. 20 режиме записи ф име записи информации из входных лиПри коде записи "111" и сигнале Тр = 1 ний, при fn(fn )=0 — врежимевыдачиинфорсхема И 27 вырабатывает сигнал ПрБ, рав- мации в тракт ИКМ- 30. ный "1", поступающий в БПК 8, В этой же временной позиции в ОЗУ 25 записывается проключаются соответственно ГТТр, сигнакод ™, Далее процесс счета повторяет- 25 лы которого Тр = 1 выполняют роль тз, ГТИ, ся, При fn(fn) равной "0", ОЗУ обнуляется, адреса А». В режиме записи производится

Для этого через Мх 23 проключается частота пареобразование ф в л, выполняющая роль тз, схема И 27 уста- ro вида б . В в ние информации иэ побитновида в лочный. зависимости от скоронавливается в высокоимпедансное состоя- сти передачи и ф информации по входным ние Z. Через Мх 24 к информационным 30 линиям в ОЗУ37 БСС9отводитсядля накопН 1 входам ОЗУ 25 проключается код "000". За- ления информации неск л ин ормации несколько ячеек подряд, 25 в пись кода 000" происходит в ячейки ОЗУ причем номера входной линии во время такта tz по адресам Àn. ячейки ОЗУ совпадают. Так, i входнойлинии

Функциональная схема бита 8 памяти соответствует i первая ячейка ОЗУ. При эаканалов (фиг.9) содержит сумматор(СМ) 28, 35 писи восьми бит в i ячейку ОЗУ i адрес А» мультиплексоры (Мх) 29 и 30, ОЗУ 31, ре- увеличивается на "1" ит.. В гистр, схему 3. На БПК 8 поступают из . этим соответствующие входы устройства осблока 2 синхронизации частоты fo = 2048 тавляютсвободными, Например,дляско о() = ц —, дреса Ал — из БПЛ сти передачи по i входной линии отводится 5, сигналы ПрБ — из БПБ 7, При fn(fn ). рав- 40 k каналов сопряжения в тракте ИКМ-ЗО, тогной "1", производится считывание адресов да входные линии, начиная с (1+1) по (i+k-1) канала А» в БСС 9 с выхода Pr 32 и увеличе- оставляют свободными, соответственно с ние адресов А» на "1" при наличии сигнала этим в ОЗУ 37 БСС 9 отводятся ячей тводятся ячеики пар, р ого., Для этого адреса входных мяти с i no (i+k-1) включительно. Ад ес А» линий Ал, временных позиций ПрБ, ячеек 45 приэтомвпроцессезаписиизменяеткодот

ОЗУ 31 определяются адресами Ал БПЛ 5. В I до (i+k-1). режиме выдачи адресов А, из БПК 8 в БСС Так, если к пятому входу уст и

I му входу устройства в n(< ), равных "1, через Мх 29 подключается линия связи со скоростью пепроключается сигналы со схемы И 33, на редачи 192 кбит/с,то k =4. Линия связи с 6 которой ПрБ = 1 стробируются частотой fp, 50 по 8 оставляют свободными, В ОЗУ 37 БСС выполняющие роль тз, Через Мх 30 на 9 отводятся ячейки памяти с 5 по 8, адреса информационные входы ОЗУ 31 подключа- А» также изменяются от 5 до 8 включительются сигналы сумматора 28. По 1 адресу Ал но. Информация в ИКМ-тракте с! входной во время t< иэ i ячейки 03У 31 считывается линией выдается во временных каналах с 5 адрес А», во время t при сигнале ПрБ = 1 в i 55 по 8 включительно. Для преобразвоания поячейку ОЗУ 31 записывается код (А, + 1), а битного уплотнения информации в блочные код А» поступает в БСС 9. При сигнале ПрБ= ячейки ОЗУ 37 работают как последователь= 0 в i ячейке ОЗУ 31 значение адреса А» не но-параллельные регистры сдвиги, для чего меняется. При сигнале 1 (1 ). равном "0", в информационные выходы ОЗУ37. 1р-7р че1755386 рез регистр 38 замыкаются на информационных входах ОЗУ 37 2р — 8р со сдвигом на один разряд, а информация подается на 1р

ОЗУ 37. Тогда во время t< информация по l адресу А» считывается иэ ячейки ОЗУ 37, во время tz при наличии сигнала Тр = 1 информация с 1р-7р разрядов ячеек ОЗУ 37 переписывается на 2-8 разряды ячеек ОЗУ, а на

1 разряд записывается информация иэ ГТИ, За восемь тактов сигналов Тр i ячейки ОЗУ

37 заполняется, Далее адрес I ячейки ОЗУ

37 А» в БПК 8 увеличивается на "1", т,е, становится равным (А»+1). Следующие биты информации из линии в данном цикле записи записываются уже по адресу A» = (!+1) в (i+1) ячейку ОЗУ 37 и т.д. Таким образом заполняются все k ячеек ОЗУ, отведенные для входной линии связи в данном цикле . записи, f>o (КСС)

8р 7р 6р 5р 4р Зр 2р 1р

1 О О О О 0 О О

Иэ примера видно, что при считывании информации из! ячейки ОЗУ 37 по I адресу

Az ao время первого такта считывается первый информационный бит И1, а на 1р ячейки

ОЗУ записывается потенциал "О" и т.д. Во время 8 такта считывается восьмой бит информации Ив. а на 1р ячейки ОЗУ 37 запи. сывается "1". В результате за восемь тактов из i ячейки по адресу А2 последовательно считываются информационные биты с И1 по

Иа, Hà их место одновременно со считыванием записывается код согласования скорости: на 1р — "1", на 2р-8р — "О". Аналогично происходит считывание и иэ двух ячеек ОЗУ

37, Код согласоеайия скорости (КСС) имеет переменное число бит, число которых зависит от скорости входимых сигналов и служит для выравнивания скорости входного потока и скорости такта ИКМ-30, Вид KCC должен быть удобен и прост .для выделения информационных бит в приемнике, в котором границей между информационными битами и битами КСС являются "1" в последнем информационном канале.

Устройство сопряжения работает следующим образом.

При fn(f< ) = О БСС 9 работает е режиме выдачи информации в тракт ИМИ-30 по адресам Аг блока БС 2 поблочно в последовательном аиде, Для этого через Мх 34, 35 и 36 проключаются частоты fo. т!о и адреса Ар соответственно. Схема И 40 открывается. В блоке обеспечивается порядок обслуживания — "первым пришел — первым ушел", Адреса Az циклически опрашивают ячейки ОЗУ

37, коды адресов А2 соответствуют номерам временных каналов тракта ИКМ-ЗО, При считывании информации из I ячейки ОЗУ 37 по ! адресу А2 в I ячейку ОЗУ 37 одновременно записывается код согласования скорости,. т.е. на 2-8 разряды записывается "0", на 1р — "1". В качестве кода согласования скорости используется частота 110.

Пример режима чтения из БСС 9 в ИКМтракт, ОЗУ

1р 2р Зр 4р 5р Gp 7р 8р i адрес Аг

И8 И7 Иб И5 И4 ИЗ И2 И1

О И8 И7 Ио Иь И4 Из Иг после 1-го такта

1 О О О О О О О после 8-го такта

И И И И 1 О О 0 (!+К-1) адрес А2

0 И И И И 1 О О после 1-го такта

1 О О О О О О О после 8-го такта

Иэ llO по информационной шине подаются цифровые сигналы, по шине сопровождения — частота fi, Каждой i входной линии соответствует входной регистр 1.

Запись информации в регистр 1 и выработка сйгнала требований (Tp) производится по фронту частоты f>, находящемуся в середине цифрового сигнала в соответствии требованиям стыка Сг (ГОСТ 18145-81) между УПС и ООД. Информационные сигналы с регистров 1 -1 поступают е мультиплексор 3 ини формационных сигналов, сигналы требований — в мультиплексор 4 сигналов требований. Для приема следующего цифрового сигнала из ЛО в i регистре 1 сигнал требований Тр обнуляется сигналом С! деi шифратора 6, частота поступления которого не менее чем на 1 выше частоты 4 из ЛО.

Поэтому регистр I осуществляет достоверный прием информации из ЛО. Блок 2 синхронизации формирует набор необходимых частот, тактов и кодов адресов для приема и выдачи поступающей информации в темпе выходного тракта типа ИКК-30. Поэтому блок 2 записывается от задающего генератора (ЗГ) частотой 2048 кГц и вырабатывает адреса А1 с частотой смены кодов 2048 кГц, 13

1755386 поступающих в блок 5 для считывания адресов опроса входных линий, адреса Az — с частотой смены кодов 256 кГц для считывания информации из блока БСС 9 во временные каналы (ВК) исходящего тракта, частоты 5 и такты fo,f>,f»ð, Частота fo = 2048 кГц используется для "привязки" асинхронной информации, поступающей из ЛО, к работе устройства. Положител ьн ые полупериоды частоты fo используются е качестве тактов t1 10 для считывания информации из ОЗУ устройства, отрицательные полупериоды частоты

fp — в качестве тактов t2 для записи информации е ОЗУ устройства. Частота переключений f, = 4 кГц со скеажностью Q = 2 15 используется для переключения блоков

БПБ 7, БПК 8, БСС 9 с режима записи информации из входных линий на режим вь»дачи информации в исходящий тракт и наоборот, для чего блоки работают в противофазе. Чэ- 20 стота fn подается в первые блоки БПБ

7,БПК 8, БСС 9, частота fr — во вторые

1 1 1 блоки БПБ 7, БПК 8, БСС 9

Частота f1o = 256 кГц, логическое значение которой на 8 разряде временного кана- 25 ла исходящего тракта равно "1", а на разрядах с 1р по 7р — нулю, используется в качестве кода согласования скорости (КСС) при обнулении ОЗУ блока 9. Временная диаграмма работы блока 2 синхронизации 30 изображена на фиг.11.:

Мультиплексоры 3 и 4 осуществляют побитное уплотнение поступающих сигналов по адресам линий (А,), поступающих иэ блока 5 памяти линий. В мультиплексоре 4 сиг- 35 налы требований привязываются к заднему фронту частоты fo. Групповые тракты информации (ГТИ) и требований (ГТТр) иэ Мх 3 и

Мх 4 поступают е блоки 9 и 9, ГТТр дополнительно поступает в дешифратор 6. 40

Для обеспечения однократного приема информационных сигналов из входных линий дешифратор 6 по адресам Ал, поступающим иэ блока 5 памяти линий, и сигналам требований, равным "1", поступающим по 45

ГТТр, вырабатывает сигналы C1...Сп, пода.ваемые в соответствующие регистры 1 -1" для обнуления сигналов требований. При I коде адреса Ал и i ñèãíàëå требований, равном "1", вырабатывается сигнал Сь равный 50

"1", которым i сигнал требований в i регистре обнуляется.

Частота опроса входных линий определяется частотой выдачи адресов А» из блока

5 памяти линий, которая для достоверного 55 приема цифровых сигналов должна быть выше не менее чем íà 1% частоты входных сигналов f»». Блок 5 памяти линии осуществляет равномерное распределение опроса каждой входной линии следующим образом, Устройство осуществляет прозрачное поблочное уплотнение из и входных линий связи цифровых сигналов на и выходных каналов тракта. Если. скорости цифровых сигналов меньше скорости каналов, то каждой линии соответствует одноименный канал в выходном тракте, Если скорость цифрового сигнала превышает скорость канала, то занимается несколько каналов подряд и, соответственно, входы устройства, следующие за занятым входом, не задействуются. Число занятых каналов определяется из условия, что их суммарная скорость должна обеспечивать превышение скорости входного потока на несколько процентов.

Временная диаграмма работы ПЗУ бло ка 5 памяти линий в зависимости от скорости цифровых сигналов изображена на фиг.13.

Цикл работы тракта ИКМ-30, равный 8 кГц, содержит восемь(То-Т7) циклов опроса адресов А1 блока 2 синхронизации. Каждый цикл А1 содержит адреса с 0 по 31, При В = 48 кбит/с коды адресов А1 и Ал совпадают. Если к первой линии подключается ЛО со скоростью передачи В (112 кбит/с, то во время кода адресов А1 "0" и "16" из ПЗУ блока 5 считываются коды адресов Ал соответственно "0" и "0".

При подключении к первой линии ЛО со скоростью передачи до 256 кбит/с по кодам

А1 "0", "8", "16", "24" считываются коды Ал

"0", "0", "0", "0" соответственно, При подключении к первой линии ЛО с В = 2032 кбит/с по адресам А1 с "0" ко "31" из ПЗУ считываются коды Ал "0"..."0"; При таком выборе временных позиций адресов А1 обеспечивается равномерный опрос первой линии связи.

Устройство обеспечивает сопряжение с трактом разноскоростнйх асинхронных цифровых сигналов.

Число обслуживаемых линий для разных скоростей сведено а табл.1.

Примеры числа занятых входоа при подключении к устройству разноскоростных линий приведены в табл.2,. при этом число каналов в тракте не должно превышать 32 исходя из Т1 и Т2, m — число входов устройства.

В соответствии с табл.2 для первой строки одной иэ возможных распределений входов устройства и каналов сведено в табл.3.

По кодам А1 0(4...)28 из ПЗУ блока 5 считываются равномерно коды Ал = О, которыми опрашивабтся первый вход устройства, Частота опроса равна 512 кГц.

1755386

5

10 значения !+31

30

50

По кодам А1 1(5...)29 из ПЗУ блока 5 считываются равномерно коды A> = 8, которыми опрашивается девять1й вход устройства, Частота опроса равна 512 кГц.

Частота опроса входов с 17 по 32 равна

64 кГц, К первому входу устройства подключается первая линия с В 496 кбит/с, входы с 2 по 8 свободны. В исходящем тракте каналы с "0" по о7" заняты для передачи информации, поступающей по первой линии;

К девятому входу устройства подключается вторая линия с В 496 кбит/с, входы с 10 по 16 свободны. В тракте каналы с 8 по

15 заняты для передачи информации, поступающей по второй линии.

Шестнадцать линий связи с В 48 кбит/с подключаются соответственно к шестнадцати входам устройства с 17 по 32, соответственно им выделяются каналы в тракте с 16 по 31.

Аналогично происходит выбор вхОдов устройств, распределение времени опроса, составляется таблица прожига ПЗУ для блока 5 памяти линий и для других строк— табл.2, На ПЗУ блока 5 поступают текущие адреса А2 иэ блока 2 синхронизации с чаСтотой

2048 кГц и частота fo, равная 2048 кГц. Производится считывание адресов А, из ПЗУ блока 5 во время такта t2 и фиксация в блоке

5 переднем фронтом частотм fL Адресе А, поступают в блоки 3, 4, 6, 7, 7, 8, 8, 9, 9 .

1 2 1 1 2

Блоки 7, 8 и 9 работают в противофазе.

Для этого из блока 2 синхронизации на блоки 7, 81, 9 подается частота fn = 4 кГц со скважностью импульсов О =- 2, на блоки 7, 8, 9 — инверсная частота — fn, 2 2

При потенциале fn = 1 линейка блоков 7.

8 и 9 работает в режиме накопления информации из входящих линий, при fn = 0 линейка блоков работает в режиме выдачи информации в исходящий тракт, Блоки 7, 8 и 9 содержат 03У,.в которых каждой входной линии и каждому каналу в йсходящем тракте соответствует ячейки памяти. Номера входных линий и ячеек памяти

ОЗУ в блоках 7. 8 и 9 определяются адресами Ал, поступающими из блока 5. Номера каналов в исходящем тракте и номера ячеек

ОЗУ в блоках 9 определяются адресами А2, поступающими из блока 2 синхронизации в режиме чтения.

Блоки 7 и 8 управляют записью информации в ОЗУ блока 9. Число разрядов в ячейках ОЗУ блока 9 равно числу разрядов в кайалах тракта ИКМ-ЗО, т.е. равно 8. Поэтому блок 7 подсчитывает число принятых бит. При записанном байте из блока 7 в блок

8 выдается сигнал признака байта ПрБ. При значении ПрБ = 1 блок 8 вырабатывает адрес следующей ячейки ОЗУ блока 9.

Поэтому ячейки ОЗУ блока 7 имеют по 3 разряда, в которых двоичный код меняется от значения н000м до н111", Ячейки ОЗУ блока 8 имеют по 5 разрядов в соответствии с числом временных каналов исходящего тракта, число которых равно 32.

Начальное значение кода в ОЗУ блока 8 равно коду An в ОЗУ блока 5 и соответствует номеру входа устройства.

Далее начальное значение кода в ОЗУ блока 8 может меняться от i значения до

Блоки 7 и 8 выполнены по схеме группового счетчика, содержащего ОЗУ, регистр Рг и сумматор СМ, у которого считанная информация из f ячейки во время такта t1 запоминается в Рг и подается на СМ, где значение кода увеличивается на н1", Во время такта t2 при наличии сигналов Тр = 1 или

ПрБ = 1 соответственно новый код.переписывается обратно в i ячейку ОЗУ, причем каждому входу устройства в блоках 7 и 8 соответствует i ячейка ОЗУ. В режиме записи в блоке 7 по сигналу fn = 1 к ОЗУ проключается групповой тракт требования ГТТр из блока 4, сигналы которого выполняют роль записи тз . По i коду адреса An блока 5 во время t1 из i ячейки ОЗУ считывается текущий код бит, Во время t2 при сигнале Тр = 1 увеличенный нэ н1н код бит переписывается в ячейку ОЗУ. При коде н111н подается s блок 8 сигнал ПрБ = 1 при наличии сигнала

Тр = 1. В этой же временной позиции во время такта т2 и в ячейку ОЗУ записывается код м000". При сигнале Тр = 0 выдается сигнал ПрБ = 0 и в! ячейке ОЗУ остается прежний код, т.е. трупповой счетчик считает число сигналов требований Тр = 1.

Аналогично в режиме записи в блоке 8 по сигналу fn = 1 проключаются простробированные частотой fo сигналы ПрБ из блока

7, выполняющие роль тактов записи тз, По

i коДУ An блока 5 по вРемЯ такта t1 иэ i Ячейки

ОЗУ считывается текущий адрес канала Ак.

Во время t2 при сигнале ПрБ = 1 код (Ак+ 1) переписывается в ячейку ОЗУ. Адреса каналов А, поступают в блок 9 согласования скорости, В режиме записи в блоке 9 согласования скорости производится согласованйе скорости входного потока со скоростью исходящего тракта и преобразование информации из побитного вида в блочный. В зависимости от скорости входного потока в

ОЗУ отводится для накопления информации

kячеек подряд,,причем номера входной линии первой ячейки ОЗУ и первого канала

1755386 после

8-го (i+ k-1) адрес Az после

1-го такта после

8-го такта исходящего тракта совпадают. После записи восьми бит информации в i ячейку ОЗУ по ! адресу А» блока 8 адрес А» увеличивается на "1", т,е, (А»+ 1), последующие восемь бит записываются в (i+1) ячейку ОЗУ и т.д. На- 5 пример, для цифровых сигналов, подключенных к i входу устройства, отводйтся k каналов сопряжения в тракте ИКМ 30, тогда входы, начиная с (!+1) по (!+1-1), оставляют свободными, соответственно с этим в ОЗУ 10 блока 9 и исходящем тракте занимаются ячейки памяти и каналы с по (!+М) включительно. Для преобразования побитного уплотнения информации в блочные ячейки

ОЗУ работают как последовательно-парал- 15

; лельные регистры сдвига, для чего информационные выходы ОЗУ (1-7) через регистр блока замыкаются на информационные входы ОЗУ (2-8) со сдвигом на один разряд вправо, а информация иэ блока 3 подается 20 на первый информационный вход ОЗУ; При записи информации потенциалом fn =1 проключаются ГТТр из блока 4, сигналы которого являются тактами записи гэ, ГТИ вЂ” из блока 3, адреса А» — иэ блока 8. Схема И на 25 выходе блока 9 устанавливается в высокоимпендансное состояние Z. Тогда во время

t< информация по i адресу А» считывается из

i ячейки ОЗУ, во время tz при сигнале Тр = 1 информация с 1 — 7 разрядов переписывает- 30 ся на 2 — 8 разряды ячеек ОЗУ, и на первый разряд записывается информация из ГТИ..

За восемь сигналов Тр = 1 i ячейка ОЗУ заполняется. Адрес А, в блоке 8.увеличивается на "1". Следующие информационные 35 биты записываются в (i+1) ячейку ОЗУ блока

9 и т.д. Таким образом заполняются k ячеек

03У блока 9, отведенных для-цифрового сиг1 о (КСС)

8р 7р бр 5р 4р Зр 2р 1р

1 0 0 0 0 0 0 0 нала, передаваемого по линии, подключенной к входу устройства.

При fn - 0 блоки 7, 8 и 9 работают в режиме считывания.В этом режиме в блоке

7 проключается частота fp. выполняющая " роль гз, к информационным входам ОЗУ проключается код "000". Обнуление ячеек

ОЗУ происходит по адресам Ад блока 5 во время такта 1 . В ОЗУ блока 8 восстанавливаются исходные адреса Ал в ячейках, определяемых адресами А4. Для этого проключается частота- fp, выполняющая роль тз, к информационным входам ОЗУ проключаются адреса An. В такты tz в ячейки

ОЗУ, определяемые адресами Ал, записываются зти же адреса. Из блока 9 согласования скорости выдается йнформация в исходящий тракт в последовательном виде и одновременно в ячейки ОЗУ записывается код согласования скорости КСС, Для этого проключаются частота fp, выполняющая роль тэ, частота pip из блока 2, выполняющая роль КСС, адреса А иэ блока 2, схема И в блоке 9 открыта задержанной на триггере блока на полпериода частотой fo частоты fn, В блоке обеспечивается порядок обслуживания — "первым пришел — первым ущел".

Адреса Az циклически оправшивают ОЗУ, коды адресов А соответствуют номерам

ВК-тракта и ячейкам ОЗУ, При считывании информации из ячейки ОЗУ по i адресу Az в ячейку ОЗУ одновременно записывается код согласования скорости, Таким образом, на 2 — 6 разряды ОЗУ записывается "0", на 1р — "1"

Пример режима чтения иэ блока согласования скорости в исходящий тракт.

ОЗУ

1р 2р Зр 4р 5р бр 7р 8р

И8 И7 Иб И5 И4 Иэ И2 И1 адрес А2

0 И8 Ич И5 И5 И4 Из Иг после

1-го такта

1 0 0 0 0 0 0 0 - — ксс — --

И И И И 1 0 0 0 ! — КСС

КСС

0 И И И И 1 0 0

1 0 0 0 0 0 0 0 — — ксс — —

1755386

20 блок синхронизации, первый выход которот го подключен к третьему входу мультиплек10

Таблица1

При считывании информации из i ячейки ОЗУ по i адресу А2 во время первого так считывается первый информационный бит

Èi, а на 1р ячейки ОЗУ записывается потенциал "0", и т.д. Во время восьмого такта считывается бит Из, а на 1р ячейки ОЗУ записывается "1", В результате за восемь тактов из i ячейки ОЗУ по !адресу А2 последовательно считываются информационные биты с И по Из, на их место записывается

КСС, т.е. нэ 1р — "1", на 2р-8р — "0".

Аналогично происходит считывания и из других ячеек ОЗУ, структура передаваемого конверта в канале имеет формат 8 = И+

+ К . При передаче информация по k каналам в каналах (k-1) число И = 8, где И вЂ” число информационных бит. В последнем k канале число информационных бит и бит кода согласования скорости зависит от скорости цифрового сигнала. Вид КСС удобен для выделения информационных бит в приемнике; в котором границей между информационными битами и битами КСС является первая единица справа в последнем информационном канале.

Ожидаемым положительным эффектом от использования изобретения является расширение диапазона цифровых сигналов, сопрягаемых с каналом коммутации до 2032 кбит/с; одновременное и независимое сопряжение разноскоростных асинхронных цифровых сигналов с канэламй коммутации.

Формула изобретения

Устройство сопряжения асинхронных разноскоростных цифровых сигналов, содержащее входные регистры, блок синхронизации, мультиплексор информационных сигналов, мультиплексор сигналов требований и дешйфратор, выходы которого соединены с первыми входами входных регйстров, вторые входы которых являются информационными входами устройства, первые выходы входных регистров соединены с первыми входами мультиплексора информационных сигналов, вторые выходы входных регистров подключены к первым входам мультиплексора сигналов требований, тактовым входам устройства является . сора сигналов требований, о т л и ч а ю щ ее с я тем, что, с целью расширения диапазона скоростей цифровых сигналов. в него введены блок памяти линий, первый и второй блоки памяти бит, первый и второй блоки памяти канала. первый и второй блоки согласования скорости, первые входы которых соединены с первым выходом мультиплексора информационных сигналов, вторые входы первого и второго блоков согласования скорости объединены с первыми входами дешифратора, первого и второго блоков памяти бит и подключены к выходу мультиплексора сигналов требований, третьи входы первого и второго блоков согласования скорости соединены с выходами соответствующих первого и второго блоков памяти канала, четвертые входы первого и второго блоков согласования скорости объединены с вторым входом дешифратора, четвертыми входами мультиплексора сигналов требований и мультиплексора информационных сигналов, первыми входами первого и второго блоков nàìÿòè канала, вторыми входами первого и второго блоков памяти бит и подключены к выходу блока памяти линий, выходы первого и второго блоков памяти бит соединены с вторыми входами соответствующих первого и второго блоков памяти канала, второй выход блока синхронизации соединен с входом блока памяти линий, третий выход блока синхронизации подключен к третьим входам первых блока памяти бит и блока памяти канала и пятым выходом первого блока согласования скорости, четвертый выход блока синхронизации соединен с третьими входами

40 вторых блока памяти бит и блока памяти канала, пятым входом второго блока согласования скорости, пятый и шестой выходы блока синхронизации подключены соответственно с шестыми входами первого и второго блоков согласования скорости, выходом которых объединены и являются выходом устройства.

Продолжение табл, 1

ТаблицаЗ

1755386

Таблицл2

1755386

1755386 и8.

Фиг.7

1755386

1755386

fo

1у

6 2

13

Д

Ф

У7

fg. У

У1,000

lu р Э Фр 5р 5р 7р ер

"0" ЮГ

ЯФГц

2048 Л(1ЮЯФ

lyZ Щ

А) РЯЩ

1Я Efg и sf

_#_ к/ц

А2

N юй

S МГц уи = 4)rf@

1р=4slg о 0 0 1 2_#_zfц

1р гр sp р ьр 5р 7и 8р

1 Вк

1755386

1л4

/ЛС

57 А

2 3 5 за

Составитель Ю.Яковлев

Техред М.Моргентал Корректор И,Муска

Редактор М.Петрова б. М - Д

Заказ 2899 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород. ул. Гагарина, 101

Ф 4 4 о о о о о

@us D ж И72

An КР/4