Микропроцессор

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах. Целью изобретения является расширение области применения за счет программной перестройки структуры и увеличения разрядности обрабатываемых чисел. Микропроцессор содержит первые множительный и арифметико-логический блоки, регистры задержки, блок управления и регистр результата , второй и третий арифметико-логические блоки, второй множительный блок, коммутаторы, триггер задержки и входной регистр. Введение новых блоков и расширение операций, выполняемых арифметическими блоками, позволяют достигнуть поставленную цель. Введение распределенной коммутационной системы дает возможность программной перестройки структуры микропроцессора и увеличения разрядности обрабатываемых чисел, t з.п. ф-лы,3ил.. 4 табл. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l9) (l1) (я)5 G 06 F 15/00, 15/332

ГОСУДАРСТВЕННЫЙ КОМИТГТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКИТ СССР

СП (4САН И Е И ЗОБ РЕТЕ Н И Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4725502/24 (22) 03.07.89 (46) 23.08.92. Бюл, N. 31 (71) Научно-исследовательский институт многопроцессорных вычислительных систем при Таганрогском радиотехническом институте им, В.Д,Калмыкова (72) А.В,Каляев и B,А.Телековец (56) Барраклаф В.. Изян А„Сол В. Методы тестирования микромашинных устройств.—

ТИНЭР, 1976, N . б.

Авторское свидетельство СССР

N 717772, кл. G 06 F 15/00, 1980.

Авторское свидетельство СССР

N. 1711610, кл, 6 06 F 15/00, 29.01.85. (54) МИКРОПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах.

Изобретение относится к вычислительной технике и автоматике и может быть использовано в вычислительных системах для цифровой обработки Дан н ы х.

Целыб йэобретения является расширение области применения за счет реализации программной перестройки структуры и увеличение разрядности обрабатываемых чисел.

На фиг,1 приведена структурная схема микропроцессора; на фиг,2 3 — структура схемы блока управления и второго арифметика-логического блока.

Микропроцессор содержит- первый вход 1 операндов микропроцессора, входной регистр 2, коммутаторы 3-6 с первого по четвертый, первый 7 и второй 8 множи2

Целью изобретения является расширение области применения за счет программной перестройки структуры и увеличения раз рядности обрабатываемых чисел, Микропроцессор содержи1 первые-мйожител ьн ы и и арифметика-логический блоки, регистры задержки, блок управления и регистр результата, второй и третий арифметика-логические блоки, второй множительный блок, коммутаторы, триггер задержки и входной . регистр, Введение новых блоков и расширение операций, выполняемых арифметическими блоками, позволяют достигнуть поставленную цель. Введение распределенной коммутационной системы дает возможность программной перестройки структуры микропроцессора и увеличения разрядности обрабатываемых чисел. 1 з.п, ф-лы, 3 ил., .4 табл, тельные блоки, первый 9, второй 10 и третий р

11 арифметико-логические блоки, пятый 12 и четвертый 13 информационные выходы микропроцессора, -йятый коммутатор 14, второй вход операндов 15 микропроцессора, первой 16 и второй 17 регистры задержки, шестой 18 и седьмой 19 коммутаторы, регистр 20 результата, триггер 21 задержки, первый 22 и второй 23 информационные выходы .микропроцессора, шестой информационный выход 24 микропроцессора, восьмой коммутатор 25, третий информаци. онный выход 26 микропроцессора, третий вход 27 операндов микропроцессоры, входы 28 и 29 кода операции и разрешения записи кода операции микропроцессора. блок 30 управления, выходы 31-41 блока

1756897. управления, вход 42 синхронизации микропроцессора.

Блок 30 управления (фиг.2) содержит регистр 43 сдвига кода операции микропроцессора и дешифратор 44. 5

Второй арифметика-логический блок 15 (фиг.3) содержит первый 45 и второй 46 формирователи управляющих сигналов,: коммутатор 47, регистры первого 48 и второго 49 операндов и последовательный сум- 10 матар 5 в избыточной двоичной системе счисления.

Выполнение любой из макроопераций в микропроцессоре задается кодом операции, который заносится в регистр 43 блока 15

30 управления последовательным кодом с входа 28 микропроцессора. Запись кода операции осуществляется по импульсам записи (шестнадцать импульсов), которые поступают на вход 29 микропроцессора. 20

Тринадцать младших разрядов кода операции (F,-Ри) содержат коды операций арифметика-логических блоков и блоков умножения, а три старших разрядов (FiaF>5) содержат код коммутации информаци- 25 онных входов блоков микропроцессора, т,е. определяют структуру микропроцессора (табл.1).

Сигналы кодов операций подаются с выходов регистра 43 блока ЗО управления 30 на входы 31-41. Первый 9 и третий 11 арифметика-логические блоки идентичны и имеют одинаковые коды операций (Fo-Fz для блока 9 и Рз-F для блока 11), Множительные блоки 7 и 8 также идентичны и имеют 35 одинаковые коды операций (Fg, Рщ для блока 8 и F>>, F12 для блока 7). Коды операций этих блоков приведены в табл.2.

Второй арифметика-логический блок 10 отличается от первого 9 и третьего 11 ариф- 40 метйко-логического блоков алгоритмом выполнения логических операций (Мах и Min), . которые выполняются совместна с множительными блоками 7 и 8. Коды арифметиче скйх . операций второго 45 арифметика-логического блока 10 приведены в табл.3.

Коды лотических операций второго арифметика-логического блока 10 приведе. ны в табл.4.. 50

Пример выполнения макраопераций.

При нулевых значениях Fo-F>z выполняется следующая макрооперация микропроцессора:

55 01 = А1 + A2; Q2 = (A1 + А2) + (АЗ х A4) +

+(А5 х AG).

При F4 = 1 и остальных нулевых значениях Fi — Гз, F5 — Fiz получают:

О1 А1 + А2; Q2 = AÇ х A4 + А4 х А6.

Выполнение макрооперации приближенного вычисления модуля комплексного числа рассматривают по формуле:

101 = Мах (I ReD I, l imD1)+ 1/2 Min (IReDI, I imDI ) Максимум двух чисел вычисляется, в первом АЛБ9 (Fo = F< =1, Fz - О), а минимум вычисляется с помощью первого 7 и второго

8 множительных блоков второго АЛБ10 (операция "1/2 Min" при Fo = Рт = Fo = 1).

Первый множительный блок 7 выдает значение у1 = АЗ= IReDI (аперация "А+ О" при

F>i = 1 и Г12 = О), а второй множительный блок 8 выдает разность у2 = A5 Ае =

= I Re01- im0I (операция "А — В" при Fg = Fio- 1) реальной и мнимой частей комплексного числа. В формирователе 45 (фиг.3) второго:

АЛБ10 выделяется знак разности (S) и формируется сигнал (Rb) запирания входов второго операнда (Ь) второго АЛБ10 в коммутаторе 47, В зависимости от знака разности (S) коммутатор 47 выдает значение второго операнда АЛБ (Ь), равное нулю (Ь = 0 при. у2< О) или значению разности с отрицательным знаком (b = -у2 при у2 > О). Отрицательный знак второго операнда получается путем коммутации шин положительных (Ь ) и отрицательных (Ь) значений в коммутаторе 47, Таким образом, при IReDI> limDI результат второго АЛБ10 равен:

С = 1/2 (I ReD I — (I ReD I) — I im01 )) =

=1/2 1! т01 =.1/2 Min (I ReD I, l imo l ).

При 1Ке01 < I imD1 второй операнд

АЛБ15 имеет нулевое значение (запирается в коммутаторе 47) и поэтому результат равен:

С =1/2 IReDI =1/2 Min (IReDI, IlmDI ).

Коэффйциент 1/2 задается управляющим входом F8 = 1 (масштабирование) коммутатора 47.

Код макрааперации (А) имеет следующий формат:

000 10 11 111 000 011 ст кт. МБ1 МБ2 АЛБ1 АЛБЗ АЛБ1 Обьединяя два микропроцессора путем соедийения выхода 13 (Q4) одного микропроцессора с входом 27 (А8) другого микропроцессора, можно получить сумматор произведений с удвоенной разрядностью чисел ("полубабочку") БПФ. При этом формат кода макраоперации каждого иэ микропроцессоров имеет вид:

1756897

111 00 00 100 001 101 тии арифметико-логические блоки, второй струк. МБ1 МБ2 ДЛБ2 ДЛБ3 АЛБ1 множительный блок, с первого по восьмой коммутаторы, триггер задержки и входной

Операция, выполняемая микропроцес- регистр, информационный вход которого сором (с учетом множительного блока вто- 5 подключен K первому входу операндов микрого микропроцессора), имеет следующий ропроцессора, второй вход операндов кото. вид: . . рого соединен с первым информационным

Qi = А1 — (АЗ х A5 — AS) = . входом второго коммутатора, второй информационный вход которого соединен с вто=ReA — (ReB х ReNf — ImB X ImW); 10 рым информационный входом пятого коммутатора и с "выходом первого арифмеQg = А1+(АЗ х А5 — AS) =: тико-логического блока, входы первого и второго операндов которого соединены со= ReA+ (ReB х ReW — ImB х ImW). ответственно с первым и вторым выходами

15 первого коммутатоРа, первый выход входТаким образом, с помощью четырех ного регистра соединенс третьим информамикропроцессоров реализуется "бабочка" ционным входом второго коммутатора и с

БПФ:операция "бабочка" БПФсодинарной первыми информационными входами перраэрядностью реализуется на основе двух Dof0 и третьего коммутаторов, второй инмикропроцессоров." регистры16и17служат 20 формационный выход входного регистра для выравнивания временных задержек в соединен с вторйм"информационным вхомикропроцессоре; общая временная задер- дом.первого коммутатора и с первым инфоржка прохождения информации в мйкропро- мационным входом четвертого цессоре составляет 18 тактов; коммутаторы . коммутатора, третий информационный вывыполняются на основе элементов И-ИЛИ- 25 ход входного регистра соединен с BTopblM

НЕ (или ИЛИ-И-НЕ) и НЕ.:: информационным входом четвертого комВведение новых блоков и расширение мутатора и с входом".:первого операнда перопераций, выполняемых арифметическими ..вого множительног0 блока;- второй блоками, позволяет повысить функциональ- . информационный вход третьего коммутатоные возможности микропроцессора. Введе- 30 ра соединен с четвертйм информационным ние. распределенной коммутационной выходом входного регйстра, пятый инфорсистемы дает воэможность программной мацйонный выход которого Соединен с вхоперестройки структуры микропроцессора и дом операнда второго множительного блока увеличения разрядности обрабатываемых йстретьиминформациЬннымвходом"третьчисел.: - .:::. 35 его коммутатора, шестой информационный выход входното регистра соедийен с третьФ о р мул а из о б р е те н и я ". - .. им информационным входом четвертого коммутатора, выходы третьего и четвертого

1. Микропроцессор, содержа ций пер- коммутаторов соедийенЫсоответственно с вый множительный блок, первый арифмети- 40 входами второго операнда первого и второ- ко-логический блок, первый и второй: ro множительных блоков. вход запуска перрегистры задержки, блок управления и ре= . вого множительного блока соедйнен с гистр результата, первый и второй инфор-. выходом старшего разряда второго множимационные выходы которого соединены тельного блока, вход переноса второго мносоответственно с первым и вторым инфор- 45 жительного блока соединен с выходом мационными выходами микропроцессора, переноса первого множительного блока, вход кода операции и вход разрешения за.- выход которого соединен с первыми инфорписи кода операции которого соединены со.- мационными входами шестого и восьмого ответственно с входом кода операции и коммутаторов и с третьим информационуправляющим входом блока управленйя, 50 ным выходом микропроцессора, выход первый и второй выходы которого соедине-. -восьмого коммутатора соединен с входом ны соответственно с входами кода опера- первого операйда втброго арифметико-лоции первого арифметико-логического и, гического блока, выход второго множительпервого множительного блоков, о т л и ч а ю- ного блока соедийен с входом второго шийся тем, что, с целью расширения 55 операнда второго арифметико-логического области применения путем реализации про- блока и с четвертым йнформационным выграммнойперестройкиструктурыиувеличе- . ходом микропроцессора, третий вход опения разрядности обрабатываемых чисел, в рандов микропроцессора соединен с него дополнительно введены второй и тре- вторым йнформационным входом восьмого коммутатора; выход второго арифметико8

1756897

20

Таблица 1

К!

20,0

10,1 11,2

0 9,1

9,2

82 16

7,2

О

О

О

О

О

О

О

О

О

0

О

О

О

О

О

0

У1

У1

У1

А8

У1

У1

У1

А8

А6

А2

Аб

АЗ

А2

А2

И2

АЗ

О

О

О

О

1

О

О

О

О

О

О

О

0

О

О

1

О

О

О

А1

А1

-А1

Л1

Р4

Р4 р4

Р4

А2

А2

А2

А2

СМ2

СМ2

СМ2

СМ2

Р2

Р2

Р2

Р2 р4

СЗ р4

Р4

А4

А4

А4

А5

А4

А1

Л1

АЗ

СМ1

СМ1

СМ1

СМ1

А1

А7

А1

Л1

Р2

Р2

У1

Р2

Р2

Р2

У1

Р2

Р4

Р4

pg

Р4

СМ1

СМ1

СМ1

СМ1

Табл и ца 2

Блоки « и !!

Блоки 7 и 8

1 1

Р /Г Операция Р ,О/Г Г /Г, Операция

«» Э «»! /2 (А+В)

1/2 (А-В) ! /2 (А О) О

0 ! /2 (А+В)

1 О И+О! О ! 1! А-В! А логического блока соединен с третьим информационным входом первого коммутатора, с входом первого операнда третьего арифметико-логического блока и с пятым информационным выходом микрьпроцессора, вход второго операнда третьего арифметико-логического блока соединен с выходом седьмого коммутатора, выход третьего арифметикс-логического блока соединен Ь первым информационным входом» регистра результата, второй информационный вход которого соединен с выходом пятого коммутатора, выход второго регистра задержки соединен с первыми информационными входами пятого и седьмого комйфтаторов и с четвертым информационным входом первого коммутатора, вход второго регистра задержки подклвчен к выходу шестого

" коммутатора, первый выход первого регистра задержки соединен с вторым информационным входом шестого коммутатора, . выход вторбго коммутатора соединен с информационным входом первото регистра задержки, второй выход которого подключен к второму информациоййому входу седьмого коммутатора, третий информационный вход которого соединен с шестым выходом микропроцессора и с выходом триггера задер>кки, информационный вход которого подключен к первому выходу регистра результата, входы кода операций втоF, /F Г.,/Г, Г./Г. Г„ /Г F„

° ..» »

О О О А+В 1 О

О О .О, АВ

О О А+О! Мэх(А В) 1 рого множительного блока, второго и третьего арифметико-логических блоков и управляющие входы с первого по восьмой коммутаторов соединены соответственно с третьего по одиннадцатый выходами блока управления, вход синхронизации микропроцессора соединен с входами синхронизэцйи входного регистра, с первого по третий арифметика-логических блоков, первого и

10 второго множительных блоков, первого и второго регистров задержки, регистра результата и триггера задержки.

2. Микропроцессор по и,1. о т л и ч а ющ и й с я тем. что Gnox управления содержит регистр сдвига и дешифратор, причем информационный и управляющий входы блока подключены соответственно к информационному входу и входу сйнхронизации регистра сдвига, вйходы с первого по пятое полей местного управления которого соединены соответственно с первого по пятый выходами блока, выход шестого поля местного управления регистра сдвига соединен с входом дешифратора, выходы с первого по пятый которого подключены соответствен но к выходам с шестого по десятый блока, выход седьмого поля местного управления сдвигового регистра подключен к одиннад цатому выходу блока, шестой выход дешифЗО ратора подключен к четвертому выходу блока, Комм ти " мые вхо ы блоков

1 756897

Табли а 3

F Г Р Операция

« ° »

° «»

Min

"fax

Знак Ь Операция F Г, 1 З 8 7

«

О О 1 1

Ь>О АВ 1" O

Ь< О А+В

Ъ) О !/2(АВ} 1: 1 1

Ь О 1/2 (А+О) О 1 1 1

«««

«««Ъ 4 ««««

22

2Ë

О О 0 А+В

0 О 1 А В

О 1 О О+В

Ц

Г Г F Операция! 0 О 1/2 (А+В}

1 О I 1/2(А В)

1 1 О 1/2 (О+В) Таблица 4

« ° ъ

Г Знак Ь Операция

« ««. «»««

1 Ь>О: А+В

Ь О Д+З

Ь> Î 1/2(А+В)

Ь(О 1/2(А+О)

1756897

Составитель A.Ñoøêèí

Техред M.Moðãåíòàë

Корректор Л.Лукач

Редактор И,Дербак

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101

Заказ 3089 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5