Преобразователь кода во временной интервал

 

Изобретение относится к импульсной технике и может быть использовано в системах приемопередачи цифровой информации . Целью изобретения является расширение области применения за счет возможности преобразования последовательного кода. Преобразователь содержит регистр 1, первый и второй счетчики 2 и 3, дешифратор 4, элеме.нт НЕ 5, элемент И 6. первый, второй и третий элементы ИЛИ 7, 8 и 9, первый, второй и третий триггеры 10,11 и 12, первый и второй формирователи 13 и 14 коротких импульсов. 2 ил. VI VI t ю 00 Фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 03 M 1/82

ГОСУДАР СТ В Е ННЫ Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4798304/24 (22) 28.02,90 (46) 07.11,92. Бюл. М 41 (71) Филиал Центрального научно-исследовательского института автоматики и гидравлики (72) Э.А. Шебанова

{56) Авторское свидетельство СССР

N. 1305865, кл. Н 03 M 1/82, 1985.

Авторское свидетельство СССР

hh 1275776, кл, Н 03 M 1/82, 26.07.85. (54) ПРЕОБРАЗОВАТЕЛЬ КОДА ВО ВРЕМЕННОЙ ИНТЕРВАЛ

Ы

Я2 ., 1774498 А1 (57) Изобретение относится к импульсной технике и может быть использовано в системах приемопередачи цифровой информации. Целью изобретения является расширение области применения за счет воэможности преобразования последовательного кода. Преобразователь содержит регистр 1, первый и второй счетчики 2 и 3, дешифратор 4, элемент НЕ 5, элемент И 6, первый, второй и третий элементы ИЛИ 7, 8 и 9, первый, второй и третий триггеры 10, 11 и 12, первый и второй формирователи 13 и

14 коротких импульсов. 2 ил.

1774498

Изобретение относится к импульсной технике и может быть использовано в системах приемопередачи цифровой информации, Целью изобретения является расширение области применения за счет возможности преобразования последовательного кода.

На фиг. 1 представлена функциональная схема преобразователя кода во временной интервал; на фиг. 2 приведены временные диаграммы, поясняющие работу устройства.

Преобразователь кода во временной интервал содержит регистр 1, первый и второй счетчики 2 и 3, дешифратор 4, элемент

НЕ 5, элемент И б, первый, второй и третий элементы ИЛИ 7, 8 и 9, первый, второй и третий триггеры 10, 11 и 12, первый и второй формирователи 13 и 14 коротких импульсов, На первый управляющий вход (фиг, 1а, 2а) подается тактовая частота f, а последовательность бит информации поступает на вход устройства (фиг. 1б, 2б).

Регистр 1 включен в режиме последовательного занесения со сдвигом вправо.

На второй управляющий вход элемента

И б подается частота М=2 .

Второй счетчик 3 — реверсивный.

Тактовая частота fичастота,,подаваеУ мая на второй управляющий вход второго счетчика 3, 1т кт хМ между собой синхронизированы.

В первом формирователе 13 организуются короткие импульсы по переднему фронту каждого импульса тактовой частоты

f. По задним фронтам этих коротких импульсов срабатывает первый счетчик 2.

На втором формирователе 14 коротких импульсов по заднему фронту импульса на первом выходе дешифратора 4 формируется короткий отрицательный импульс.

Работает преобразователь кода во временной интервал следующим образом.

При включении питания в начальный момент времени обнуляются регистр 1, третий триггер 12 и второй триггер 11. В регистр 1 начинают поступать биты информации и сдвигаться на его выходах по передним фронтам тактовых импульсов.

Когда на выходах регистра 1 появляется маркер М1 (комбинация нулевой, затем одной логической 1"), на выходах третьего элемента ИЛИ 9, элемента НЕ 5 и соответственно входах второго элемента ИЛИ 8 появляются логические "0", которые формируют логический "0" на выходе второго элемента ИЛИ 8 и первом входе второго триггера 11, в результате чего последний устанавливается в единичное состояние и, тем самым, снимает блокировку первого счетчика 2. По задним фронтам коротких импульсов с выхода первого формирователя

13 коротких импульсов первый счетчик 2 начинает считать тактовые импульсы, причем свой счет начинает с импульса, на который на выходах регистра 1 появился маркер

М1.

Когда первый счетчик 2 отсчитает N+1 импульсов, на первом выходе дешифратора

4 появляется логический "0" (логический "0" на первом выходе дешифратора 4 указывает на то, что маркер М1 выведен и комбинация на первых N выходах регистра 1 — код времени) и короткий ноль на выходе второго формирователя 14 коротких импульсов— разрешение записи so второй счетчик 3 кода времени с выходов N первых разрядов регистра 1. В результате код времени записывается во второй счетчик 3 и, так как короткий ноль на выходе второго формирователя 14 коротких импульсов и первом входе третьего триггера 12 перебрасывает третий триггер 12 в единичное состояние, с второго управляющего входа второго счетчика 3 {счетного входа в режиме вычитания) снимается блокировка, и он готов к работе в режиме вычитания. По заднему фронту каждого импульса с второго управляющего входа код времени во втором счетчике 3 уменьшается на единицу в двоичном счете до обнуления. В момент обнуления на выходе второго счетчика 3 (выходе обратного переноса реверсивного счетчика) появляется логический "О", который устанавливает первый триггер 10 в единичное состояние — на выходе устройства (фиг. 2а) формируется передний фронт декодируемого асинхронного сигнала, обнуляется третий триггер 12, блокируется второй счетчик 3.

Когда первый счетчик 2 отсчитает 2 (N+1) импульсов, на втором выходе дешифратора 4 появляется логический "0", который переводит второй триггер 11 в нулевое состояние и, тем самым, блокирует первый счетчик 2 и организует дежурный логический "0" на третьем входе первого элемента

ИЛИ 7 — разрешение формирования заднего фронта, Если в это время на выходах регистра 1 оказывается маркер М2 — (N+1) логических "О", то на первом и втором входах первого элемента ИЛИ 7 тоже оказываются логические "О", которые организуют на выходе первого элемента ИЛИ 7 и первом входе первого триггера 10 логический "0"— первый триггер 10 перебрасывается в нулевое состояние, формируется задний фронт декодируемого асинхронного сигнала на выходе устройства (фиг. 2а), Если при появлении сигнала разрешения формирования

1774498 заднего фронта на выходах регистра 1 нет маркера М2, то задний фронт асинхронного сигнала на выходе устройства формируется позже, после появления N+1 логических "0" — маркера М2 на выходах регистра 1.

В последующем при каждом новом появлении на выходах регистра 1 маркера М1 цикл работы преобразователя кода во временной интервал повторяется.

Формула изобретения

Преобразователь кода во временной интервал, содержащий регистр, первый и второй счетчики импульсов, элемент НЕ, элемент И, первый элемент ИЛИ, выход которого соединен с первым входом первого триггера, выход которого является выходом устройства, с т л и ч а ю шийся тем, что, с целью расширения области применения путем возможности преобразования последовательного кода, в него введены первый и второй формирователи коротких импульсов, второй и третий элементы ИЛИ, дешифратор, второй и третий триггеры, первый вход регистра является информационным входом устройства, второй вход регистра соединен с входом первого формирователя и является первым управляющим входом устройства, выход первого формирователя соединен с первым входом первого счетчика импульсов, первый выход регистра соединен непосредственно с первым информационным входом второго счетчика импульсов, первым входом первого элемента ИЛИ и через элемент НЕ с первым входом второго элемента ИЛИ, выходы регистра с второго по N-й соединены с соот5 ветствующими информационными входами второго счетчика импульсов и первыми входами третьего элемента ИЛИ, {N+1)-й выход регистра соединен с вторым входом третьего элемента ИЛИ, выход которого соединен

10 с вторым входом первого элемента ИЛИ и с вторым входом второго элемента ИЛИ, вы-ход второго элемента ИЛИ соединен с первым входом второго триггера, прямой выход которого соединен с третьим входом nepso15 го элемента ИЛИ, инверсный выход второго триггера соединен с вторым входом первого счетчика импульсов, выходы которого соединены с соответствующими входами дешифратора, первый выход которого

20 соединен через второй формирователь коротких импульсов с первым управляющим входом второго счетчика импульсов и с первым входом третьего триггера, второй выход дешифратора соединен с вторым входом

25 второго триггера, выход второго счетчика импульсов соединен с вторыми входами первого и третьего триггеров, выход треть- его триггера соединен с первым входом элемента И, второй вход которого являет-

30 ся вторым управляющим входом устройства, выход элемента И соединен с вторым управляющим входом второго счетчика импульсов.