Вычислительное устройство

 

Изобретение относится к области вычислительной техники и может быть использовано, в скалярных и векторных быстродействующих процессорах обработ1/7 ки цифровой информации. Целью изобретения является расширение функциональных возможностей устройства путем обеспечения возможности выполнения операций вида: Р 2 ак im, одновремен ( г ного умножения трех операндоа. Устройство содержит постоянный запоминающий блок 1, ассоциативный запоминающий блок 2, третью группу 3 элементов И, элемент И 4, вторую и первую группы 5,6 элементов Л, вторую группу 7 элементов задержки, первую группу 8 элементов задержки, выход 9, входы 10, 18 синхронизации, информационные входы 11, 14, 16, буферные блоки 12|-12q регистров 13, регистры 15, 17 сомножителей. 3 ил. ч 1W Ё Х| со 4 О CN Ю фиг, -I

СОЮЗ СОВЕТСКИХ

- СОЦИАЛИСТИЧЕСКИХ

РеспуБлик. (si)s G 06 F 7/50

Я Ф

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОспАтент сссР) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4871468/24 (22) 01.08.90 (46) 30,12.92. Бюл. № 48 (71) Дагестанский политехнический институт (72) А,А.Зурхаев, Ш.-M,À.Èñìàèëîâ, О.Г,Кокаев, И.А.Магомедов и А.С.Саидов (56) Авторское свйдетельство СССР

¹. 1136148, кл. G 06 F 7/50, 1983.

Авторское свидетельство СССР № 1363187,. кл. С 06 F 7/50, 1987-.

Авторское свидетельство СССР

N 1062689; кл. 6 06 F 7/50, 1982. (54). ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к "области вычислительной техники и может "быть использовано в скалярных и векторных быстродействующих процессорах обработ-2 ки цифровой информации. Целью изобре-. тения является расширение функциональ: ных"возмо>кностей устройства путем . обеспечения возможности выполнения операций вида: P = ay Bi, одновременйаго умножения трех. операндов..Устройство содержйт -постоянный запоминающий

:- блок 1, ассоциативный запоминающий блок

2, третью группу 3 элементов И, элемент И

4, вторую и первую группы 5, 6 элементов И, : вторую группу 7 элементов задер>кки, rtep вую группу 8 элементов задержки,: выход 9, ° входы 10, 18 синхронизации, информаци- . онные входы 11, 14, 16, буферные блоки

: 121-12q регистров 13, регистры 15, 17 со.

- множителей. 3 ил.

1784969

20 только операцию одновременного суммирования двоичных чисел. Цель изобретения — расширение функциональных возможностей устройства путем обесйечения возможности выполнения:

25 операции вида Р = ак Bi, одновремен i =1 ного умйо>кения трех операндов; помимЬ операции одновременного суммирова-.

Поставленная цель" достигается тем, что в устройство, содер>кащее постоянный запоминающий блок, ассоциативный запоминающий блок, элемент И, три группы элементов И, две группы элементов задер-. жки, причем выход устройства соединен с выходом первого разряда ассоциативного запоминающего блока; выходы остальных разрядов которого через элементы задерж4 ки первой группы соединены с первыми входами элемнетов И первой группы, вторые входы которых соединены с первым входом синхронизацйи устройства, с первыми входами элементов И второй группы и первым входом элемента И, второй вход которого соединен с выходом младшего разряда постоянного запоминающего блока. выход остальных разрядов которого через элементы задержки второй группы соединены с вто50 рыми входами элементов И второй группы, выход элемента И и элементов И второй.и первой групп соединены с входами опроса . первой, второй и третьей группы соответственно ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами элементов И третьей группы. дополнительно введены первый регистр разрядности К, второй регистр разрядности g = N/К, где

N — количество одновременно суммирусмых

3 Изобретение относится к области вычислительной техники и может быть использовано в скалярных и векторных быстродействующих процессорах обработкй цифровой информации, 5

Известно устройство для умножения двойчйь|хМВЖ1 содержащее регистры множ мого"й множйтеля, блок анализа разрядов множителя, блок форйирования кратйых множимого, блок суМматоров двухрядного кода первого уровня, блок регистров первого уровня, сумматор двухрядного кода второго уровня, два регистра второго уровня, параллельный сумматор, регистр результата.. 15

Недостатком данного устройства явля. ются сложная Организация вычислительного процесса, обусловленая выработкой большого количества управляющих сигналов путем анализа разрядов множителя; узкая область применения, обусловленная отсутствйем воэможности выполнения дру гих операций, помимо операции умножителя,, Известно ассоциативное устройство. осуществляющее операции одновременно"го сложения нескольких и умножения двух чисел. Данное устройство содержит регистр множимого, регистр множителя, постоян-. ный запоминающий блок, ассоциативный блок, два преобразователя двоичного кода. в код количества единиц, три группы элементов И, две группы элементов задер>кки, элемент И и элемент задержки, Недостатком данного устройства является структурная оргайизация операции умно>кения, обусловленная отсутствием возможности выполнения операции одновременного умножения нескольких операндов.

Наиболее близким к предлагаемому яв-, ляется суммирующее устройство, содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, элемент И, три группы элементов И, две группы элементов задер>кки, причем первый разрядный выход ассоциативного запоминающего блока является выходом. суммы устройства, выходы остальных разрядов которого через соответствующие элементы за.держкй пер-вой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первому входу синхронизации устройства, а выходы — к соответствующим входам опроса третьей группы ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с входами соответствующих элементов И третьей

I группы, первые входы которых соединены с входами слагаемых устройства, соответственно, младший разрядный выход постоянного запоминающего блока соединен с вторым входом. элемента И; первый вход которого подключен к первому входу синхронизации устройства, а выход соединен с входом опроса первой группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через соответствующие элементы задержки второй группы соединены с вторыми входами элементов И второй группы, а выходы соединены с соответствующими входами опроса второй группы ассоциативного запомниающего блока.

Недостатком данного устройства является — ограниченные функциональные возможности, так как позволяет выполнять

1784969 операндов, q — буферных блоков регистров

flo К регистров каждый, элементы задержки и элемнет ИЛИ, R — входов которого соединены с шиной синхронизации, выход элемента ИЛИ через элемент задержки 5 соединен с первыми входами элементов И третьей группы, синхровход j-ro. регистра, где j = 1...„К, 1-го буферного блока регистров соединен с j-м выходом i-й шиной синхронизации устрйоства, первые ин- 10 формационные входы которого соединены с информационными входами соответствующих регистров буферных блоков регистров; выходы которых соединены с вторыми вхо15

50 формационный вход 14 сомножителя, пер- 55 вый регистр 15 сомножителя, третий дами соответствующих элементов И третьей группы,.третьи и четвертые входы которых соединены с выходами соответствующих разрядов первого и второго регистров соответственно, информационные входы которых соединен ы соответственно с вторым и третьим информационными входами устройства.

Сущность изобретения состоит в расширении функциональных возможностей устройства путем введения технических средств, позволяющие выполнять операции умножения трех операндов и операции вида

Я, Р =, ак Bin. (где ак — постоянный коэффиi — 1 циент разрядностью К, В =- (Bi, i = 1, q)— операнды разрядностью m).

Введение технических средств и обусловленных ими связей позволяет организовать три режима работы устройства; суммирования N операндов, умножения трех операндов и выполнения операции вида Р= ак Вь.

i=1

На фиг,1 представлена функциональная схема заявляемого устройства: на фиг.2— схема зашивки постоянного запоминающего блока; на фиг,3 — схема зашивки ассоциативного запоминающего блока.

Устройство содержит (фиг.1) постоянный запоминающий блок 1. ассоциативный запоминающий блок 2, первую группу эле- ментов И 6. вторую группу элементов И 5. третью группу элементов И 3, элемент И 4, первую группу элементов 8 задержки, вторую группу 7 задержки. общий выход 9 для всех операций, первый вход 10 синхронизации устройства. многовходовый элемент

ИЛИ 19, элемент 20 задержки, второй ининформационный вход 16 сомножителя, второй регистр 17 сомножителя, буферных блоков 12.1-12,q регистров по 13.1 — 13.К ре20

35 гистра каждый, первый информационный вход 11 устройства, второй вход 18 синхронизации устройства (шина синхронизации).

Рассмотрим работу устройства в трех режимах, B первом режиме производится вычисление суммы m-разрядных N слагаемых; при этом через вторую и третью информационные входы 14 и 16 записываются соответственно в первый 15 и второю 17 регистры сомножителей коды единиц, весовые выходы которых соответствующим образом соединены с третьими и четвертыми входами элементов И 3 третьей группы. Состояния первого и второго регистров 15 и 17 не изменя отся на период работы устройства в режиме суммирования, Операнды спагаемых через первый информационный вход 11 записываются в регистры 13.1 — 13.К буферных блоков 12.1 — 12.q регистров. Сдвиг садер>кимаго регистров 13.1 — 13.К буферных блоков 12.1 — 12.q регистров, начиная с младших разрядов, происходит одновременно па передним фронтам импулльсов. которые поступают по R = (Ri, 1 = 1, q) шинам синхроимпульсов, причем Ri шина синхроимпульсав состоит из L = (Li, j = 1, К) линии синхронизации и соответству1ощим образом подключены и синхровходам регистров 13.1—

13.К i-го блока буферных регистров, Одноименные разряды N слагаемых через элементы И 3 поступают на адресный вход блока 1 в течение сетки импульсов, которые поступа1ат на шину 18 синхронизации устройства, где мнаговходовым,элементом ИЛИ 19 и элементом 20 задержки достигается синхронизация подаваемого среза. Считанное из блока 1 слово является частью ассоциативного признака для ассоциативного запоминающего блока 2, причем все разряды, кроме младшего, задерживаются на один такт. Остальной частью признака являются все. кроме первого, разряды кода, считанного из блока 2 и задержанные на адин такт.

Сформированный прйзнак дополнительно синхронизируется на элементах И 4-6 путем подачи импульса на вход 10 синхронизации. Такая синхронизация исключает влияние неидеальности элементов 7 и 8 задержки. На выходе 9 формируется очередной разряд суммы. При совместной работе блоков 1 и 2 на входы 10 и 18 соответственно подаются по m импульсов, причем передний фронт сигнала входа 10 начинается позже, а задний раньше сетки импульсов, подаваемого на вход 18. При работе только блока 2 на вход 10 дополнительно подаются (logzN) импульсов. На входы 10 и 18 поступа от импульсы, синхронизированные единой такто1784969

10 аются

t1" =- (m + К вЂ” 1) + (q — 1) 30 импульсов равно тз = m + K+ q;

7 вой частотой. Общее число тактов вычисления Суммы равно: t m+ P092NI

Во втором режиме производится одновременное вычисление произведения операндов разрядностью m - 4, К = 3 и q =. 3 соответственно. Первый операнд разрядно- .:стью. m = 4 по первому информационному. входу 11 устройства, младшими"разрядами вперед, записываются в регистры-13Л-13,3 буферных блоков 12Л-12.3 в соответствии их физических связей, В первый регистр 15 сомножителей зайисывается через второй информационный вход 14 устройства второй операнд разрядностью К = 3. Во второй регистр 17 сомножителя записывается через третий информационный вход 16 устройства третий операнд разрядностью q = 3;

Состояние первого и второго 15 и 17 регистров сохраняются на весь период выполне нйя устройством второго режима работы устройства., Весовые выходы регистра 15 подключены к соответствующим тертьим входам, фи зически образованных I = x подгрупп элементов И 3 третьей группы, начиная с младшего разряда.

Весовые выходы регйстра 17 подключены, начиная с младшего разряда, к соответствующим объединенным входам i-й подгруппы элементов И.3 третьей группы, причем элементы И 3 третьей группы обье. динены в I-й.подгруппе по четвертым входам. На синхровход )-ro регистра I-ra буферного блока регистров по одноименной

j-й линии I-й шины синхроимпульсов подается в импульсов, причем импульс подаваемый на синхровход j+1-ãî регистра I-го буферного блока регистров задержан на один такт относительно j-ro регистра того же блока, а каждый импульс подаваемый на.

j-й регистр i+1-ro буферного блока регист-. ров задержан на один такт относительно i-го буферного блока регистров. В результате такого последовательного-упорядоченного сдвига регистров 13.1-13,К буферных блоков 12Л-12.q регистров,.начиная с младших разрядов. по передним фронтам сетки им-. пульсов, которые поступают по R шинам синхроимпульсов через вход 18 образуется . пространственно-временной массив условных частйых произведений трех операндов. Нулевые разряды кодов второго и третьего сомно>кителя через соответствующие весовые выходы регистров 15 и 17 .и физически обусловленные связи с элементами И 3 третьей группы, маскируют пространственно-временной массив условных частных произведений трех операндов. В порядке упорядоченного сдвига регистров в каждом такте работы устройства срез условных частных произведний через элементы И

3 поступают на адресный вход блока 1 в течение сетки импульсов по входу 18 того же такта. Считанное из блока 1 слово является частью признака ассоциативного опроса запоминающего блока 2, причем все разряды, кроме младшего, задержива1отся на один такт. Остальной частью признака опроса ялвя1отся все, кроме первого, разряды кода считанного из блока 2 и задержанные на один такт. Сформированный признак дополнительно синхронизируется на элементах И 4-6 путем подачи импульса на вход 10 синхронизации. На выходе 9 устрайства в каждом такте работы устройства формиру-. ется очередной разряд произведения трех операндов. При совместной работе блоков

1 и 2 на входы 18 и 10 соответственно подтактируемых импульсов, причем передний фронт импульса входа 10 начинается позже, а задний фронт раньше сетки импульсон, подаваемого на входе 18.

При работе только блока 2 на вход 10 дополнительно подается t2 = (m + K+ и) — t1

На входы 10 и 18 поступают импульсы и . сетка импульсов сдвига синхронизированные единой частотой. Общее число тактов вычисления произведения трех операндов

Пусть необходимо вычислить произведение следующих трех операндов: 11 х 5 х х7 = 385; 1110 = 10112; 510 — 1012; 710 = 1112.

: Код операнда "1011" записываются по первому информационному входу 11, младшими разрядами вперед, в регистры 13,113,3 буферных блоков 12.1-12.3 регистров в соответствии их физических связей. В первый 15 и во второй 17 регистры сомножителей записываются коды "101" и "111" соответственно, "О." разряды весовых выходов которых маскируют срезы условных частных произведений трех операндов.

Б течение первой сетки тактируемых

50 импульсов "10000000" по входу 18 синхронизации устройства на адресный вход блока

1, через соответствующие элементы И 3 третьей группы подается с выходов регистров 13Л-13,3 буферных блоков 12.1-12.3 регистров младший срез частных произведений, то есть адрес "100 000 000". Код.адреса синхронизируется на элементах И 3 третьей группы синхроимпульсом, вырабатывамый многовхоцовым элементом ИЛИ

19 и элементом задержки 20, что исключает

- 1784969

10 ляется шестым разрядом произведения.

В течение седьмой сетки импульсов

15 "00000 1011" на адресный вход блока 1 по20

35 сов прерывается, а выходы блока 1 воспринимаются в приэнаковой части блока 2

40 нулями, в последуЮщих тактах работы ус150 возможность неправильной выработки кода адреса. По указанному адресу из блока 1 считывается слово "10000", младший разряд которого "1" без задержки подается на первый вход элемента И 4, а остальные

"0000" через элементы 7 задержки — на соответствующие входы элементов И 5, К приходу первого импульса по первому входу 10 синхронизации устройства на все первые входы И 6, через элементы 8 задержки.подаются нули, Сформированный признак с выходов И

4, элементов И 5 и И 6 — "100000000". с приходом импульса по входу 10 синхрони- зации поступает на признаковые входы блока 2. В первом такте работы устройства из блока 2 считывается слово "00001", первый разряд которого "1" является младшим разрядом произведения трех операндов.

В течение второй сетки тактйруемых импульсов "110100000" на адресный вход блока 1 подается второй срез частных произведений "1001 00000". По указанному адресу из блока 1 считывается слово

"00001". По приходу второго импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово "000000000", по которому из блока 2 считывается слово

"00000" первый разряд которого "О" является вторым разрядом произведения трех операндов.

В течение третьей сетки импульсов

"11111 0100" на даресный вход блока 1 подается третий срез частных произведений

"00 11 001 00" . По указанному адресу иэ блока 1 считывается слово "10001". По приходу третьего импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово "1,0001,0000", по которому из блока 2 считывается слово "10000" первый разряд которого "О" является третьим разрядом произведения.

В течение четвертой сетки импульсов

"111111110" на адресный вход блока 1 подается четвертый срез частных проиэведе- 4 ний "101 00 11 00", по которому из блока 1 считывается слово "00011". По приходу четвертого импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово "О 000 11 000", по которому считывается слово "10000", первый разряд которого

"О" является четвертым разрядом произве-. дения трех операндов.

B течение пятой сетки импульсов

"011111111" на адресный вход блока 1 пода- 5 ется пятый срез частных произведений

"000101001", по которому из блока 1 считывается слово "10001". По приходу пятого импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово

"100111000", по которому считывается слово

"11000", первый разряд которого "О" является пятым разрядом произведения трех операндов.

В течение шестой сетки импульсов

"001011111" на адресный вход блока 1 подается шестой срез частных произведений

"001 000 101". по которому из блока 1 считывается слово "10001", По приходу шестого импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово

"100011100", по которому считывается слово "11000", первый разряд которого "О" явдается седьмой срез частных произведений *000001000", по которому из блока 1 считывается слово "10000". По приходу седьмого импульса на вход 10 синхронизации на при-, знаковые входы блока 2 поступает слово

"100011100", по которому считывается слово "11000" первый разряд которого "О" является седьмым разрядом произведения, В течение восьмой сетки импульсов

-OOOO 00001- на адресный вход блока 1 подается восьмой срез частных произведений

"000000001", по которому из блока 1 считывается слово "10000", По приходу восьмо о импульса, на вход10 синхронизации на признаковые входы блока 2 поступает слово

"10000 1100", по которому считывается слово "10001", первый разряд которого "1" является восьмым разрядом произведения трех операндов.

Так как содержимое регистров буферных блоков выбрано, согласно t1" = (m+ К+

+ 1)+ (q — 1) = 8, подачи сетки синхроимпульройства, По приходу девятого импульса по входу

10 синхронизации по признаковые входы блока 2 поступает слово "000001000", по которому из блока 2 считывается слово

"00001", первый разряд которого "1 " является девятым разрядом произведения.

По приходу десятого импульса по входу

10 синхронизации на признаковые входы блока 2 поступает слово "000000000", по которому иэ блока 2 ситывается слово

"00000", первый разряд которого "О" является, согласно тэ" = m+ К+ q = 10, последним разрядом произведения трех операндов, Код произведения трех операндов при этом равен 011 000 0001 =- 3851о.

В третьем режиме работы устройства выполянется операция вида Р = ак В;„, 1=-1

1784969

12 (где ак — постоянный коэффициент разрядностью К, В = (Blm, = 1, ц) — операнды разрядностью m, Через магистральные информационные входы буферных блоков 12.1 — 12.cj регистров 5 записывается по одному операнду во все регистры 13.1 — 13.К; соответствующих буферных блоков, младшими разрядами вперед. В первый 15 регистр сомножителя записывается соответствующий код посто- 10 янного коэффициента. Во второй 17 регистр сомножителя записывается код единиц. В этом режиме работы устройства в операции маскирования условных частных произведений весовые выходы регистра 17 сомно- 15

>кителя не принимают. Состояние первого и второго 15 и 17 регистров сохраняются на весь период выполнения устройством третьего режима работы устройства, На каждый синхровход j-го регистра (-го бу- 20 ферного блока регистров по одноименной

j-й линии!-й шины синхроимпульсов подаются no m импульсов; причем, подава- емый на синхровход j + .1-го регистра задержан на одий такт относительно j-го 25 регистра того же буферного блока, В результате такого последовательно-упорядоченного сдвига регистров 13,1-13.К буферных блоков 12,1 — 12.q регистров; начиная с . младших разрядов. по передним фронтам 30 сетки импульсов, которые поступают по R шийам синхроимпульсов.через вход 18 образуется пространственно-временной массив условных частных произведений

35 операции вида P = ак B1

I =1.

Нулевые разряды кода ак через соответствующие весовые выходы регистра 15 сомножителя и физически обусловленные 40 связи с элементами И 3 третьей группы маскируют пространственно-временной массив условных частных произведений операции P. В порядке упорядоченного сдвига регистров s каждом такте работй устройства срез условных частных произведений через элементы И 3 поступают на адресный вход блока 1 в течении сетки импульсов по входу 18 того же такта работы устройства, Считанное из блока 1 слово является частью признака ассоциативного onроса запоминающего блока 2 причем все разряды, кроме младшего, задерживаются на один такт. Остальной частью признака опроса являются все, кроме первого. разря- 55 ды кода считанного из блкоа 2 и задержанные на один такт. Сформированный признак дополнительно синхронизируется на элементах И 4 — 6 путем подачи импульса на вход 10 синхронизации. На выходе 9 устройства в каждом такте работы устройства формируется очередной разряд операции вида Р = ак Bim.

1=1

При совместной работе блоков 1 и 2 на входы 18 и 10 соответственно подаются

11 " = m+ К вЂ” 1 тактируемых импульсов; причем передний фронт импульса входа 10 начинается позже, а задний фронт раньше сетки импульсов подаваемого на вход 18, При работе только блока 2 на вход 10 дополнительно подаются

t2 ." = тз " — t1 " импульсов, на входы 10 и 18 поступают импульсы и сетка импульсов сдвига синхронизированные единой частотой. Общее число тактов вычисления операции Р равно

T3 = (m + К + 1) + (1092 К х g)

Пусть необходимо, исходя из аппарата ориентированных ресурсов устройства, выполнить операцию

Р =(B1m аК+ B2m аК+ Вэп аК) =

=(1510 510+1110 510+13го 510)=19510, Гдв 81„= 1510 = 1111г, B2m - 111О = 10112, Взв = 131o = 1101г разрядностью m = 4; ак51о — 101г, разрядностью К = 3.

Код первого операнда В1 записывается младшими разрядами вперед, в регистры

13,1-13,3 буферного блока 12 1 регистров.

Код второго операнда Вгп записывается в регистры 13.1-13.3 буферного блока 12.2 регистров. Код третьего операнда Вз> записывается в регистры 13.1-13.3 буферного блока 12.3 регистров. В первый регистр 15 сомножителя записывается код ак. "0" разряды весовых выходов которого маскируют срезы условных частных произведений операции Р, Во второй регистр 17 сомножителя записывается единичный код. весове выходы которого в этом режиме в операции мас-. кирования не принимают.

В течение первой сетки тактируемых импульсов "100 100 100" на адресный вход блока 1 через соответствующие элементы И

3 третьей груйпы, где выполняется операция маскирования, подается с выходов регистров 13.1-13.3 буферных блоков

12,1-12.3 регистров младший срез частных произведений, то есть адрес "100,100.100".

По указанному адресу из блока 1 считывается слово "10001", младший разряд которого

"1" без задержки подается на первый вход элемента И 4, а остальные "0000" через эле1784969

14 менты 7 задержки — на соответствующие блока 2 поступает слово "000011100", по входы элементов И 5. К приходу первого которому считывается слово "10001"; пер- импульса по первому входу 10 синхрониза- . BblA разряд "1" которого является седьмым ции устройства через элементы 8 задержки разрядом операции Р, подаются нули. Сформированный признак с 5 По приходу восьмтого импульса по входу выходов И 4, И 5 и И 6 — "100000000" с, 10 на признаковые входы блока 2 поступает приходом импульса по входу 10 синхрони-. слово "000001000", по которомусчитывает- . зации поступает на признаковые входы бло- ся слово "00001", первый разряд "1п которока 2. В первом:такте работы устройства из . го является всосьмым разрядом оепераций Р, блока 2 считывается слово п00001", первый 10 По приходу девятбго импульса по вхаразряд которого "1" является младшим раз-.... ду 10 синхронизации на признаковые вхорядом выполянемой операции Р, ды блока 2 поступает;слово "000 000 000".

Втечениевторойсеткитактируемыхим- по которому считывается слово "00000", пульсов "110110110" на адресный вход бло-. . ппервйй разряд которого "0" является сока 1 подается второй срез "100 100 000", по 15 гласно тз ." = {m + К вЂ” 1) + (!о92К x q) = 9, которому считывается слово "00001", На последним разрядом операции Р =(Bj>ay,+ признаковые входы блока 2 поступаетслово . +Вг ак + Взп aK). Код операции при этом

"00001 0000", по которому считывается сло-; равен 011 00 00 112 = 1951р, во о00001", первый разряд которого "1" яв- .. Техническое преимущество изобретеляется вторым разрядом операции Р, 20 ния, по сравнению с известнйм состоит в

В.течение третьей сетки тактируемых .: расширении функциональных возможно- импульсов "111 111 111" на адресный вход стей за счет дополнительного выполнения блока 1 подается третий срез "101 000101"; - операции одновременного умножения по которомусчитывается слово п10011". На трех сомножителей и операции вида признаковые входы блока 2. поступает слово 25

"10001 0000", по котоаомускитыеается спо-. P - аК 01m ПспсжптЕЛЬНЭЯ ЭффЕКт:

l=1 заключается в coâìåé(åíèè в одном устройво "10000", первый разряд п0" которого яв: ствс выполнрния нескольких операций в

В течение четвертой сетки импульсов .

"111 111 111" на адресный вход блока 1 30 более полном итсполкьзовании аппаратно-anпо ается четве и с ез о101 101 001": . гоРитмических РесУРсов УстРойс ва, кРоме того параллельная обработка разрядных а 1 л срезо час ных произведе- ий а сне. ор a— призна ковые входы блока 2 поступает слово,,,, ги

"10011 1000", по которому считывается сломи сомно>кителей приводит к уменьшению во "11000", пеРвый РазРЯд еО" котоРого Яв- 35 стоимости машинной операции умно ения . ляется четвертым разрядом операции Р.. в бйстродействующих процессорах обраВ течение пятой сетки импульсов "011 ,ботки данных.

011 011" на адресный вход блока 1 подается

1" и то м и" ©ормула изобр ятый срез "001 000 00 ", по ы оройу С и-.- : Вычислительное устройство; содер>катывается слово "00001", На признаковые 40

2 000111100 атее ос о з оминаю блок, сс цйативный запоминающий блок. элемент которому считывается слово "11000", пер- вый разряд "0" которого является пятымп элементов задержки, причем выход уст" „ : : ройства соединен с выходом первого разряазрядом операции Р..

В течение шестой сетки импульсов "001 45 да ассоциативного запоминающего блока, 001 001" на адресйый вход блока 1 подается выходы остальных разрядов которого чешестой срез "001 001 001", по которому счи- рез элементы задержки первой группы сотывается слово "10001". На признаковые единены с первыми входами элементов И входы блока 2 поступает слово "100011100", первой группы, вторые входы которых соепо которому считывается слово п110 О", 50

- динены с первым входом сйнхронизации успервый разряд "0" которого является шес"тройства, с первыми вхоДами элементов И тым разрядом операции Р. Так как содержи-. второй группы и первым входомэлемента И, мое регистров буферных блоков выбрано, второй вход которого соединен с выходом согласно 1 " = в + К вЂ” 1 = 6, подача сетки младшего разряда постоянного запоминаюсинхроимпульсов прерывается, а выходы 55 щего блока, выходы старшйх разрядов котоблока 1 воспринимаются в признаковой ча- сти блока 2 нулями в последующих тактах рого через элементы задер>ккй второй . работы устройства, . группы соединены с вторыми входами элементов И второй группы, выходы элемента . По приходу седьмого импульса. по входу

10 синхронизации на признаковые входы И и элементов И второй и первой группы 1784969 соединены с входами опроса первой, второй и третьей групп соответственно ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами элементов И третьей группы; о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет вычисления произведения трех величин и выполнения операции видвР- gsKBlm. (r4eB=Blm,l=1,g)

1=3 операнды разрядностью m, ак — постоянная величина разрядностью К), устройство содержит первый регистр разрядности К, второй регистр разрядности q = N IK, где М вЂ” количество одновременно суммируемых операндов, q буферных блоков регистров по К регистров каждый, элементы задержки и элементы ИЛИ, R-входов которого соединены с шиной синхронизации, выход элемента ИЛИ через элемент задержки соединен с первыми входами элементов И третьей группы, 5 синхровходj-го регистра, где) =1„...К, I-ro буферного блока регистров соединен с

J-и выходом i-ой шины синхронизации устройства, первые информационные входы которого соединены с информационными

10 входами соответствующих регистров буферных блоков регистров, выходы которых соединены с вторыми входами соответствующих элементов И третьей труппы, третьи и четвертые входы которых соединены с выхоДами

15 соответствующих разрядов первого и второго регистров соответственно, информацонн ые входы которых соединены соответственно с вторым и третьим информационными входами устройства.