Устройство для управления трехфазным инвертором

 

Изобретение относится к преобразователям постЬянйбго напряжения в многофазное переменное напряжение с щиротно-импульсИой модуляцией. Цель изобретения - повышение надежности. Уст ро йстб Ь с ост о ит из дел ите л я -счетч и ка, вход которого соединен с шиной сигнала внешней частоты, и последовательно соединенного с ним делителя многофазного кода по числу фаз инвертора. Выходные шины f- t..,ki:m:j j:дел ите л я-счетчика сое ди йена с п ё ршм° Wo- дом сумматора в многофазном коде, выходные шин;ы ;ч; kpfo o-r isaalV nf41- управляющими вх6дШ эле ментбв йнвёр тора. Выходные цифровые шины разрядов делителя-счетчика сбёдиненыг сЪ вводами блока преобразователей из прямого кода в обратный, выходы которых соединена со входом регулируемого формирователя 9, Управляющие входы преобразователей соединены с выходами нерегулируемого .формирователя импульсов с лийё йно изменяющейся длительностью. Вход нерегулируемого формирователя соединен с выходными цифровыми шинами двух старших разрядов делителя-счетчика, Прямой и инверсный выходы нерегируёмого формирователя соединены с первыми входам1/гд йух элементов И, 1 ил., 2 табл. on С

СОВХОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,(я)5 Н 02 M 7/48

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (l G llATEHT CCCP) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ! Ч .) ! ! ) () О (21) 4087964/07 (22) 16.07.86 (46) 30,01.93. Бюл. N 4 (72) В.И.Кочергин (56} 1. Авторское свидетельство СССР

N. 1711306 по заявке N 3733433/24-07, Н 02

М 7/48, 1984 r. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ТРЕХФАЗНЫМ ИНВЕРТОРОМ (57) Изобретение относится к преобразователям постоянного напряжения в многофазное переменное напряжение с широтно-импульсной модуляцией. Цель изобретения — повышение надежности. Óñтройство состоит из делителя-счетчика, вход которого соединен с шиной сигнала внешней частоты, и последовательно соединенного с ним делителя многофаэного кода по числу фаз инвертора, Выходные шины

Изобретение относится к электротехнике и предназначается преимущественно для управления инверторами в системах электропитания и электропривода для преобразования постоянного напряжения в многофазное переменное напряжение с широтно-импульсной модуляцией по закону, близкому к синусоидальному.

Целью изобр .тения является повышениЕ надежности.

На чертеже приведена структурная схе- . ма устройства для управления инвертором.

В устройстве вход задания частоты Fi соединен со входом делителя-счетчика 1, который состоит из трех разря, ов 2, 3, 4. Первый и второй разряды являются пятифазными

БЫ. 1791939 А1 делителя-счетчика соединены с первым входом сумматора в многофазном коде, выходные шины которого связаны с управляющими входами элементов инверторэ. Выходные цифровые шины разрядов делителя-счетчика соединены со входами блока преобразователей из прямого кода в обратный, выходы которых соединены со входом регулируемого формирователя 9, Управляющие входы преобразователей соединены с выходами нерегулируемого .фор, мирователя импульсов с линейно изменяющейся длительностью, Вход нерегулируемого формирователя соединен с выходными цифровыми шинами двух старших разрядов делителя-счетчика, Прямой и инверсный выходы нерегиоуемого формирователя соединены с первыми входами двух элементов И. 1 ил., 2 табл, счетчиками с коэффициентом счета н= 10, а третий разряд имеется н=9. Последовательно с делителем-счетчиком соединен трехфазный счетчик 5, Выходы рэзрядсв 2, 3 делителя-счетчика 1 соединены с входами преобразователей 6, 7, 8 в обратный код, В формирователе

9 регулируемых импульсов входы преобразователей 10, 11, 12 кодов соединены с выходами преобразователей 6, 7, 8.

Формирователь 9 содержит также два логических блока 13, 14 и элемент 15 ИЛИ.

Входы блока 13 соединены с выходами преобразователей 11, 12 и задатчика кода К управления, формирующего унитарный код соответствующий цифрам от "0" до "9". Вхо1 791939 а1 а 4 а2 аЗ аз аг а4 а1 а а1 а2 аз = а4 а5 структура

5 а5 преобразователя 8 описывается уравнением

С1 С1 сг С2 сз = сз

С4 С4

С5 С5 сз

C2"

С1

С5

С4, р р где а, С1 — сигналы на соответствующих вы / ходах преобразователей; а b с 1 — на выходах разрядов 2, 3, 4; р — на выходах формирователя 18.

Структура преобразователей 10 и 11 определяется уравнениями

Qa.=а1а5, Xa=a4a5, Ра=а2а5, у;=аза5, у =аза5, =.а2а5, 5=a4a5, ta=a1a5, где a... с — сигналы на выходах преобразователей 10 и 11, a1 — сигналы на выходах преобразователей 6 или 7.

Преобразователь 12 формирует на выходе сигналы по следующим логическим выражениям

tc=C105; Zc=C2C5; Ус=СЗС5, Структура блоков 13, 14 строится в соответствии с дизьюнкцией всех логических произведений, определяемых соответствующим сигналом кода К, указанного в строке таблиц 1, 2, выхо,н м сигналом преобразоды блока 14 соединены с выходами преобразователей 10, 11, 12 и также с задатчиком кода К. Выходы блоков 13, 14 и старший разряд кода К соединены с входами элемента 15, выход которого является выходом формирователя 9. Выход элемента 15 соединен с первыми входами элементов 16, 17

И; Входы нерегулируемого формирователя

18 импульсов с линейно изменяющейся длительностью импульсов соединены с выходами двух старших разрядов 3, 4 делителя-счетчика 1, а прямой и инверсный выходы соединены с управляющими входами преобразователей б, 7, 8 и вторыми входами элементов 16, 17. Выходы элементов

16, 17 соединены со входами W u V логического сумматора 19, другие входы которого соединены с выходом счетчика 5. Выходы сумматора 19 соединены с управляющими входами силовых элементов, например, транзисторов инвертора 20.

Логические выражения, определяющие структуры преобразователей 6, 7, имеют вид вателя 12 или разряда 4, указанных в столбце таблиц и выходных сигналов

Qa Pa Га, 4, а5, Ха Уа, а, ta CÚ, Pb, )Ъ. k, Ь5, xb, уь, zb, tb преобразователей 10, 11 и

6,7,указанных на пересечении соответствующей строки и столбца.

Построение формирователя 18 определяется следующим логическим выражением

10 р=Ь1Ь5 v Ь2 Ь5с1 v Ьз Ь5с2 v Ь4 Ь5сз v ь5с4

V Ь1С5 V Ь2С5С1 V ЬЗС5С2 V Ь4С5СЗ.

Структура сумматора 19 определяется логическими выражениями, h1=d1 w v сТз v.ч е ч v

15 h2=d2 w v d1 v v е ччv, ha=dgwvd2v v ewv, е-d1d2 v о1оз v о2с13

Устройство работает следующим образом.

20 При любых значениях входного кода К делитель-счетчик 1 и последовательно соединенный с ним счетчик 5 осуществляют счет входных импульсов частоты f1, когда за каждый цикл переключения предыдущего

25 разряда, последую ций разряд увеличивает свое значение на единицу.

При максимальном значении входного кода K=Kg на третьем входе элемента 15 и соответственно На первых водах элементов

30 16, 17 всегда имеется сигнал q=1. Поэтому на первом входе сумматора 19 присутствуют только сигналы с выходов формирователя 18 p=v, p=w.

В исходном состоянии делителя-счетчи35 ка 1 на выходе формирователя 18 существует сигнал р=1. Это значение выходного сигнала будет существовать в течение первого цикла переключения первого разряда

2 делителя-счетчика 1, когда состояние вто40 рого разряда 3 равно О, При дальнейшем счете входных импульсов, когда первый разряд 2 совершит еще девять циклов, а состояние второго разряда 3 при этом будет изменяться от 1 до 9, значение сигнала на

45 выходе формирователя 18 сохраняется нулевым р=О, Таким образом, за цикл переключения первых двух разрядов 2 и 3, когда состояние третьего разряда 4 равно на выходе форми50 рователя 18 будет существовать сигнал p=1 длительностью в 10 периодов входной частоты, а сигнал р=О будет иметь длительность в 90 периодов входной частоты.

Второй цикл переключения первых двух разрядов 2 и 3 делителя-счетчика 1 начинается, когда третий разряд 4 устанавливается в состояние 1 и р=1, Это значение сигнала р=1 будет существовать в течение первых двух циклов переключения разряда 2 дели1791939 теля-счетчика 1, когда состояние второго разряда.3 изменяется от 0 до 1 включительно. При дальнейшем счете, когда первый разряд 2 совершит еще восемь циклов, а состояние второго разряда 3 при этом будет изменяться от 2 до 9, значение сигнала на выходе формирователя 18 будет нулевое р=О. Следовательно, за цикл переключения первых двух разрядов в первом состоянии разряда 4 на выходе формирователя 18 будет сформирован сигнал р=1 длительностью в 20 периодов входной частоты; а сигнал р=0 будет иметь длительность в 80 периодов входной частоты и т.д. вплоть до восьмого состояни ;1 разряда 4, когда за цикл переключения первых двух разрядов на выходе формирователя 18 будет сформирован сигнал р=1 длительностью в 90 периодов входной частоты, а сигнал р=О будет иметь

20 длительность в 10 периодов входной частоты.

Линейно возрастающие по длительности сигналы р и их инверсии р, которые соответственно увеличивают на единицу либо передают на выход сумматора 19 трехфазные сигналы счетчика 5 без изменения, формируют на выходных шинах инвертора

20 максимальные значения трехфазных напряжений 0аь, 0ьс, Оса по трапецеидальному закону, 30

При значениях входного кода К от 8 до

0 блоки 13, 14 формируют линейно изменяющиеся импульсы на выходе элемента 15.

Причем при наличии сигнала р=1 преобра35 зователи 6, 7, 8 передают сигналы разрядов делителя-счетчика 1 на входы преобразователей 10, 11, 12 в прямом коде, а при сигнале р=Π—. в обратном коде.

Пусть в исходном состоянии делителясчетчика К=8, тогда разряды 2, 3 и 4 в исходном нулевом состоянии, а на выходе формирователя 18 существует сигнал р=1.

3а первый цикл переключения первых двух разрядов, когда третий разряд сохра40

45 няет исходное состояние в течение времени

10 периодов частоты f> на вход блоков 13, 14 подаются сигналы в прямом коде, а в оставшиеся 90 периодов частоты f< этого цикла — в обратном коде. За второй цикл

При подаче сигналов на входы блоков

13, 14 в прямом коде и изменении состоящий третьего разряда от 0 до 8 на входе ч сумматора 19 формируются линейно нарастающие импульсы соответственно длительностью в 9, 18, 27, 36, 45..54, 63, 72 и 81 переключения, когда разряд 4 находится в 50 первом состоянии "1", в прямом коде подаются сигналы в1ечение 20 периодов частоты f> и в обра ном коде — в течение 80 периодов этой частоты цикл и т.д. период частоты ft, каждый иэ которых располагается в начале цикла переключения первых двух разрядов 2 и 3. При подаче сигналов на входы блоков 13, 14 в обратном коде и изменении состояния разряда 4 от 0 до 8 на входе wсум,матора 19 формируются линейно спадающие импульсы соответственно длительностью в 81, 72, 63, 54, 45, 36, 27, 18, 9 периодов частоты f>, каждый иэ которых расположен в конце цикла переключений разрядов 2 и 3,, Между импульсами одного цикла переключения разрядов 2 и 3 существует пауза в

10 периодов частоты f<, когда на входах сумматора 19 отсутствуют сигналы ю и ч, При дальнейшем уменьшении значения входного кода К происходит пропорциональное уменьшение линейно изменяющихся импульсов и увеличение паузы между импульсами одного цикла переключения разрядов 2 и 3, При этом линейно возрастающие сигналы v и линейно спадающие w соответственно увеличивают на единицу либо передают на входы сумматора 19 трехфаэные сигналы счетчики 5 без изменения, а при их отсутствии сигнал е открывает верхние ключи мостового инвертора, а сигнал е — нижние, Следовательно, на выходах инвертора будут сформированы трехзначные напряжения Баь, Ubc, Оса по трапецеидальному закону, когда входной код К пропорционально изменяет длительность всех импульсов, из которых составлены эти напряжения, Уменьшение аппаратурных затрат и повышение надежности обьясняется использование только двух логических блоков, Формула изобретения

Устройство для управления трехьаэным инвертором, содержащее делитель-счетчик, состоящий из последовательно включенных трех разрядов и трехфазного счетчика, первые два разряда являются пятифаэными счетчиками, третий — пятифазным счетчиком с коэффициентом пересчета равным девяти, формирователь регулируемых импульсов, состоящий из трех преобразователей кодов, двух логических блоков и элемента ИЛИ, входы преообразователей кодов являются первыми входами формирователя регулируемых импульсов, выходы преобразователей кодов подключены к одним входам логических блоков, другие входы которых предназначены для подключены к задатчику кода управления, третьи входы логических блоков являются вторыми входами формирователя регулируемых импульсов, которые подключены к разрядам делителя-счетчика, структура первых двух

1791939 преобразователей кодов определяется уравнениями а =а1а5, х=а4а5, P =a2as, у=Гза5, у =-аза5, z-a2as, il, =а4а5, t=a1as где функции а ... t определяют сигналы на выходах преобразователя кода, аргументы

ai-сигнал íà l-м выходе разряда делителя, счетчика, выход элемента ИЛИ является выходом формирователя регулируемых импульсов, два элемента И и логический сумматор, входы которого соединены с выходами элементов И и выходами трехфазного счетчика делителя-счетчика, логический сумматор реализует логические функции

Г11=61 W V оз Ч Ч Е W V, h2=d2 w v d1 ч ч 6 w v, пз=оз w ч d2 v ч e w ч, e=d1cb v d1da v о2оз где di — сигналы на соответствующих выходах трехфазного счетчика;

w u v — сигналы на выходах первого и второго элементов И;

hi — сигналы на выходах логического сумматора, которые являются выходами устройства, о тл и ч а ю щФ Ф с я тем, что, с целью повышения надежности, оно снабжено тремя преобразователями в обратный код и формирователем нерегулируемых импульсов, причем входы формирователя нерегулируемых импульсов подключены к выходам второго и третьего разрядов делителя счетчика, прямой и инверсный выходы соединены с первыми выходами преобразователей в обратный код и соответственно с первыми входами первого и второго элементов И, функция, реализуемая формирователем нерегулируемых импульсов описывается уравнением р=Ь1Ь4 v Ь2Ь5С1 V ЬЗЬ5С2 v Ь4Ь5СЗ v Ь5С2

v Ь1с5 v Ь2с5С1 v ЪЗС5с2 v Ь4с5сз, где р — сигнал на прямом выходе, 8 и G— сигналы на соответствующих- выходах второго и третьего разрядов делителя-счетчи.ка, вторые входы преобразователей в обратный код подключены к выходам соответствующих разрядов делителя-счетчика, структуры первого и второго преобразователей в обратный код описываются уравнениями а1 а 1 а з а 4 а5 а4

a ç а2 а 1 а5, а1 а2 аз а4

as р

P > структура третьего преобразователя в обратный код описывается уравнением

С1

С2 сз

С4 с5

С1

С2 сз с4

С5 сз с 2

С1

С5

С4 р р

15 где аь с — сигналы на соответствующих выходах преобразователей в обратный код; аь ci — на соответствующих выходах разрядов делителя-счетчика; р и р — на выходах формирователя нере20 гулируемых импульсов, выходы преобразователей в обратныйкод соединены с входами соответствующих преобразователей кодов формирователя регулируемых импульсов, третий из которых

25 реализует логические функции

tc=C1C5 Zc=C2C5 Ус=СЗС5, выходы логических блоков формирователя регулируемых импульсов соединены с двумя входами элемента ИЛИ, третий вход

30 которого предназначен для подключения к старшему разряду задатчика кода управления, выход элемента ИЛИ соединен с вторыми входами обоих элементов И, а структура каждого из логических блоков определяется

35 дизъюнкцией всех логических произведений задаваемых соответствующими табли-. цами, где аргументами каждого логического произведения являются сигналы К разрядов кода управления, указанные в соответ40 ствующей строке таблицы, выходные сигналы ci третьего разряда делителя счетчика, выходные сигналы tc, zc, yc третьего преобразователя кодов и сигнал "1", указанные в соответствующем столбце таблицы и

45 указанные на пересечении этих строки и столбца выходные сигналы или произведения выходных сигналов а ... ta первого преобразователя кодов, ab ....ть — второго преобразователя кодов и а5, bs - пятых вы50 ходов первого и второго разрядов делителясчетчика, первый логический блок задается таблицей

1791939

Второй логический блок задается таблицей

К5

К-) Ph

К

1791939

Таблица 1

Таблица 2

1791939

Заказ 158 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ. СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 "Ф.

Редактор Н.Пигина., Техред M,Ìoðãåíòàë Корректор. С.Патрушева