Аналого-цифровой преобразователь
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51)5 Н 03 М 1/46
ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ
ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4814641/24 (22) 16.04.90 (46) 15.02.93. Бюл. М 6 (71) Институт технической кибернетики АН
БССР (72) А.Н.Морозевич, А,А.Денисов и Б,Б.Трибуховский (56) Островерхов В.В. Динамические погрешности аналого-цифровых преобразователей, 1975, с. 57-59, рис. 3-7.
Цифровые электроизмерительные приборы / Под ред, Ыляндина В.М. 1972, с, 336-337, рис. 9-8. (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ
Изобретение относится. к вычислительной технике.
Цель изобретения — уменьшение времени преобразования.
На фиг.1 представлена структурная схема преобразователя; на фиг.2 — схема блока канала: на фиг.3 — схема блока управления коррекцией; на фиг.4 — схема блока управления; на фиг.5 — схема блока модификации кода; на фиг,6 — схема блока синхронизации; на фиг.7 — временная диаграмма работы блока синхронизации; на фиг.8временная диаграмма работы преобразователя.
Преобразователь содержит первый и второй блоки 1 и 2 сравнения, первый преобразователь 3 код- напряжение, блок 4 управления коррекцией, блок 5 модификации кода, блок 6 синхронизации, второй преобразователь 7 код-напряжение, первый 8 и второй 9 блоки управления, блок 10 выбора канала, мультиплексор 11.
ЯЛ„„1795547 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в измерительной технике. Целью изобретения является уменьшение времени преобразования. Устройство состоит иэ первого и второго блоков сравнения двух преобразователей код-напряжение, двух блоков управления, осуществляющих режим последовательного преобразования, блока управления коррекцией, блока выбора канала, блока модификации кода, мультиплексора, блока синхронизации. Устройство позволяет корректировать динамические ошибки второго рода. 3 з.п. ф-лы, 8 ил., 1 табл. (Jl
Блок 10 выбора канала содержит элементы ИЛИ вЂ” НЕ 12, И 13, ИЛИ 14, И 15, триггер 16, Блок управления коррекцией содержит первый и второй триггеры 17, 18, чультиплексор 19, первый элемент И 20, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 21, третий 4 триггер 22, второй элемент ИСКЛЮЧАЮ- Q
ЩЕЕ ИЛИ 23, второй элемент И 24, первый (J} элемент ИЛИ 25, четвертый 26, пятый 27 и (Я шестой 28 триггеры, второй и третий эле- ф менты И 29, 30, второй элемент. ИЛИ 31, четвертый элемент И 32, третий и четвертый элементы ИЛИ 33, 34.
Блок управления содержит постоянное запоминающее устройс гво (ПЗУ) 35, мультиплексор 36, регистр 37, элемент И 38, инвертор 39.
Блок 5 модификации кода, схема возможной реализации которого представлена на фиг.5, содержит регистр 40 сдвига и блок
41 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются входом дан1795547 ных, а выходы являются выходом блока, причем вторые входы элементов блока 41 соединены с cooTOBTcTBóþùèìè выходами регистра 40, входы синхронизации, режима и сброса которого являются входами синхронизации, управления и установки блока соответственно, а нулевой и первый входы параллельной записи данных подключены к источнику ЛОГ 1, остальные входы параллельно.записи данных — заземлены.
Блок 6 синхронизации, схема возможной реализации которого приведена на фиг.6, содержит последовательно соединенные элемент И 42, инвертор 43, элемент
И вЂ” НЕ 44, триггер 45, элемент задержки 46, триггер 47, элемент задержки 48 и триггер
49, причем вход элемента 42 служит входом установки блока, а выход является первым выходом блока и соединен с входом инвертора 43, выход которого подключен к перво5
20 му входу элемента 44, выход которого соединен с входом сброса триггера 45, выход которого является первым выходом блока и подключен к входу элемента 46 задержки, выход которого соединен с вхо- 25 дом синхронизации триггера 47, инверсный выход которого соединен со вторым входом элемента 44, а прямой выход четвертого выходом блока 6 соединен с входом элемента
48 задержки, выход которого соединен с 30 входом синхронизации триггера 49, выход которого является третьим выходом блока 6, а вход сброса служит входом синхронизации блока 6 и соединен с входом сброса триггера 47, первым входом элемента 42 и 35 входом синхронизации триггера 45, вход данных которого соединен со входами данных триггера 47, 49 и подключен к источнику
"ЛОГ 1".
Метод коррекции, реализованный в за- 40 являемом преобразователе, состоит в том, что если динамическую ошибку второго ро-. да с точки зрения коррекции результата трактовать как ошибку, возникшую в результате неправильного определения знака 45
hV (где Ь V — приращение напряжения на (К-1)-м тракте) при формировании (К вЂ” 1)-го разряда выходного кода (которая при естественном ходе выполнения измерения не может быть скорректирована значениями 50 оставшихся (К-1) разрядов), то получение . кода с возможной ошибкой, например К =
=10011111, говорит о возмо>кном неправильном определении третьего разряда, либо о возможном возникновении 55 динамической ошибки второго разряда за счет увеличения V(t) во время формирования пяти последних разрядов на величину, превышающую значение допустимой ошибки.
Для устранения указанной ошибки следует
1 увеличить код К до величины К = 10100000 и сравнить полученное V(t) a< V(t). Если окажется, что V{t) К истинным кодовым эквивалентом мгновенного значения измеряемой величины. Обратное соотношение V(t) > V(t) k говорит что ошибка действительно произошла, и К ближе к истинному, Для дальнейшего приближения величины кода к ее истинному * Ф значению К следует увеличить до К1 =10110000, Если V(t)yt* > V(t) то код увеличиваем до К2* = 10101000. Затем при V(t)az > V(t) выбираем Кз* = 10100100 и т,д. Если, например, V(t)qz < V(t), то считаем, что Kz ближе к величине истинного кодового эквивалента, чем все полученные ранее. Для дальнейшего уточнения кода следует провести указанные операции до повторного анализа состояния младшего разряда, Подобные операции проводятся и при анализе кодов, оканчивающихся последовательностью нулей, например, 0111000, Но первый из корректирующих будет код 0110111, затем 0110011 и т.д, Описанная последовательность корректирующих шагов в реальных условиях не может быть выполнена, т,к. вносимое увеличение длительности Тц при измерении мгновенных значений меняющихся напряжений делает принципиально невозможным устранение динамических ошибок второго рода. Однако приведенная методика становится не только выполнимой, но и в значительной степени эффективной при выполнении коррекции в процессе формирования каждого разряда выходного кода, причем для проведения коррекции может быть использован дополнительный канал преобразования, фиг.1 и фиг,8 поясняют работу такого устройства. Причем для устранения влияния операции коррекции на время преобразования и упрощения реализации следует обеспечить взаимозаменяемость в функциональном отношении основных и контрольных каналов. Использование данного метода позволит не только уменьшить динамическую ошибку, но и значительно сократить время цикла преобразования за счет уменьшения времени такта. Это же обеспечивает устранение влияния сбоев, приводящих к ошибочному установлению разрядной цифры в регистре одного иэ каналов АЦП, Функционирование преобразователя основано на реализации предложенного метода. Преобразователь работает следующим образом. В начале цикла преобразования производится начальная установка блоков 4, 5, 8, 9 и 10, После прохождения сигнала установ1795547 ки (фиг.7) состояние первого вь хода блока 10 выбора канала определяет функцию блока 8 и преобразователя 3 код-напряжение как основного. а блока 9 и преобразователя 7 код-напряжение как дополнительного канала и устанавливаются первые (старшие) разряды регистров в блоках 8 и 9. Данные с выхода регистра 8, который в текущий момент времени является основным, поступают через мультиплексор 11 на вход блока 5 10 модификации кода и выход преобразователя, Это обеспечивает связь первого выхода блока 10 с адресным входом мультиплексора 11. В конце первого такта преобразова15 ния по сигналу с первого выхода блока 6 производится запись в первые разряды соответствующих регистров блоков 8 и 9 результата сравнения блоками 1 и 2 напряжений, поступивших с выходов преобразований 3 и 7 код-напряжение и вход-:20 ного напряжения. Затем в этом же такте по сигналу с третьего выхода блока 6 независимо от полученного результата в регистр дополнительного канала (блок 9) через его параллельный вход записывается скоррек- ° 25 тированный результат преобразования основного канала (блоки 3, 8). Обязательное проведение коррекции на первом такте необходимо для обеспечения воэможности устранения в дальнейшем ошибки, вызванной неверным определением первого разряда основным каналом. Коррекция выполняется путем инвертирования текущего и предыду щего разрядов результата преобразования основного канала и параллельной записи полученного кода в регистр дополнительного канаЛа, но на первом такте приводит 35 только к записи в регистр 9 дополнительного канала результата преобразования основного канала с инверсией старшего 40 разряда. Закрепленные за каналами функ. ции основного и дополнительного на пер-: вом такте сохраняются. В начале второго такта, преобразования устанавливаются вторые разрядьь регистров блоков 8 и 9, В 45 конце второго такта по сигналу с первого ..выхода блока 6 результаты сравнения входного напряжения с напряжениями, сформированными основным и дополнительным каналами, записываются во вторые разряды 50 соответствующих регистров блоков 8 и 9, затем, если это необходимо, производится изменение статуса каналов (основной становится дополнительным, а дополнительный становится основным), и выполняется 55 коррекция. Причем изменение статуса каналов всегда сопровождается операцией коррекции, в то же время коррекция может быть произведена без выполнения в теку-. щем такте изменения статуса каналов. Сигналы. определяющие статус каналов, формируют блок 10 выбора канала на основе анализа сигналов, поступающих с выходов блоков 1 и-2 сравнения и второго блока 4 управления коррекцией (сигнал указывает, который из каналов на начало текущего такта был большим), Работу блока 10 поясняет таблица. из которой видно, что изменение статуса происходит s случае, если оба сформированных напряжения оказались больше либо меньше измеряемого и при этом промежуточный результат преобразования контрольного канала точнее харак-еризует измеряемое напряжение, че,и основного, Необходимость проведения:;оррекции определяет блок 4 управления коррекцией; который формирует сигналы для ее выполнения. Условия проведения t,oððåêöèè следующие: - идет первый такт преобразовайия; - e текущем такте выполнено одно из условий изменения статуса каналов; — при определении текущего (j ãî) разряда изменился знак приращения h,V по отношению к Л V -i, предыдущего такта. Третий и все последующие такты преобразования выполняются аналогично выполнению второго такта, В конце цикла преобразования на выходе мультиплексора 11, который является выходам преобразователя, устанавливается цифровой код. эквивалентный величине измеряемого напряжения. Диаграмма работы преобразователя (фиг.8) поясняет его работу. Она наглядно показывает, что в процессе преобразования преобразователь стремится удержать измеряемое напряже: ие между напряжениями, формируемыми его каналами, т.е. стремится обеспечить одно из соотношений V(t)g > V(t) > V(t)l<, V(t)k < V(t) < V(t)y и при этом осуществляет последовательное приближение к измеряемой величине. Блок 10 выбора канала (фиг.2) в своем составе содержит триггер 16, сигналы с выходо которого определяют, какой из кана- лов в текущем такте является основным, а. какой дополнительным, Переключение триггера 16 происходит в соответствии с . таблицей синхронно с сигналом синхронизации, поступившим от первого выхода блока 6. С выхода элемента И 15 снимается сигнал для управления блоком 4. Блок управления 4 коррекцией (фиг.3) работает следующим образом. Сигналы,.по- . ступившие с выходов блоков 1, 2 сравнения, записываются в триггеры 17 и 18 синхронно с сигналом синхронизации от первого выхо1795547 15 30 50 да блока 6 (фиг.7). Введение триггеров 18 и 17 необходимо для устойчивой работы блока 4. Через мультиплексор 19 сигнал с выхода триггера (17, 18), который подключен к основному каналу, поступает. на вход триггера 22, а также через элемент ИСКЛ!ОЧАЮЩЕЕ ИЛИ 21 — на вход триггера 27. Триггер 22 предназначен для хранения зна. чения последнего разряда, записанного в .регистр основного (на текущем такте) канала. Если уровень сигнала, поступившего на вход триггера 22, отличается от записанного в предыдущем такте, по посредством элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 23, И 24 и ИЛИ 25 произойдет установка триггера 26, уровень логической единицы на выходе которого разрешает формирование сигналов управления коррекцией: переключение одного из регистров блоков 8 и 9 в режим . параллельной записи и формирование дополнительного сигнала синхронизации в момент времени, определяемый приходом импульса с третьего выхода блока 6, Триггер 26 может быть установлен также и сигналом, поступившим с третьего входа от блока 10, Триггер 27 предназначен для хранения значения разряда, записанного в основной канал при последней коррекции. Уровень логической единицы на его выходе означает, что после проведения коррекции V(t) о< <Ч(), а уровень логического нуля — означа4 ет, что V(t)P > V(t) (зто определено логикой работы блока 5). Триггер 28 предназначен для установки триггера 26 в первом такте преобразования и записи в триггер 27 инверсного значения первого разряда основного канала. Блоки управления 8 и 9 реализованы по одной схеме фиг,4, Режим работы блока определяется уровнем сигнала на адресном входе мультиплексора 36. При уровне "ЛОГ 1" на адресном входе мультиплексора 36 устройство работает аналогично известному регистру последовательного приближения К155ИР17, а при уровне "ЛОГ 0" осуществляется запись в выходной регистр, 37 данных, поступивших со входа коррекции. Причем после установки "ЛОГ 1" на входе режима устройство продолжается процесс приближения (по сигналам синхроk Формула изобретения 1, Аналого-цифровой преобразователь, содержащий первый и второй блоки сравнения, первые входы которых являются входной шиной, а вторые входы соединены соответственно с выходами первого и второго преобразователей код-напряжение, а выходы подключены соответственно к инниэации), но уже относительно нового (скорректи рова нного) промежуточного резул ьтата. Устройство работает в соответствии с прошивкой постоянного запоминающего устройства 35. Блок 5 модификации кода (фиг,б) работает следующим образом. По сигналу уставки с первого выхода блока 6 на выходах регистра 40 устанавливаются уровни "ЛОГ 0", а на вход управле" ния регистра 40 поступает уровень "ЛОГ 1" с первого выхода блока 4, который настраивает регистр 40 на режим параллельной записи данных, По фронтуимпульса синхрониэации с первого выхода блока 6 в нулевой и первый разряды регистра 4 записываются две "ЛОГ 1", а в конце первого такта (по фронту импульса с третьего выхода блока 6) сигнал управления примет значение "ЛОГ 1", переводя тем самым регистр 40 в режим сдвига, и импульсы синхронизации в остальныхх тактах (начиная со второго) будут осуществлять сдвиг записанных двух "единиц". Уровень сигнала управления не изменится до конца цикла преобразования. Модификация кода осуществляется путем выполнения операции ИСКЛЮЧАЮЩЕЕ ИЛИ блоком элементов 41 кодов, поступивших с выходов регистра 40 и входа данных блока 5, эа счет чего и достигается инверсия текущего и предыдущего разрядов преобразования. Блок 6 синхронизации, схема которого приведена на фиг.б, формирует под управлением входных сигналов синхрЬнизации и установки все необходимые для работы преобразования синхронизирующие импульсы (см, фиг.7), где tt — время установления напряжения на выходах блоков 1 и 2; т1 — время задержки переключения триггера 16 и переключения мультиплексора 19; т2 — время установления сигналов управления коррекцией. Задержки т1 и т2 формируются элементами 46 и 48 задержки соответственно, которые реализованы известными методами, формационным входам первого и второго блоков управления, выходы которых соединены соответственно с входами первого и второго преобразователей код-напряжение, отличающийся тем, что, с целью уменьшения времени преобразования, в него введены блок управления коррекцией, блок модификации кода, блок синхрониэа1795547 10 ции, мультиплексор и блок выбора канала, первый и второй входы которого соединены соответственно с выходами первого и второго блоков сравнения, первый выход подключен к адресному входу мультиплексора и первому входу блока управления коррекцией, второй и третий выходы соединены соответственно с вторым и третьим входами блока управления коррекцией, первый выход которого соединен с входом управления блока модификации кода, второй выход соединен с третьим входом блока выбора канала, третий, четвертый, пятый и шестой выходы подключены к входам синхронизации и режима первого и второго блоков управления соответственно, входы коррекции которых соединены с выходом блока модификации кода, вход данных которого является выходной шиной и подключен к выходу мультиплексора, первый и второй информационные входы которого соединены с выходами первого и второго блоков управления соответственно, установочные входы которых объединены с входами установки блока модификации кода, блока выбора канала, с четвертым входом блока управления коррекцией и подключены к первому выходу блока синхронизации, второй выход которого соединен с пятым входом блока управления коррекцией и входами синхронизации блока выбора канала и блока информации кода. третий и четвертый выходы подключены к шестому и седьмому входам блока управления коррекцией, а первый и второй входы являются соответственно шинами синхронизации и установки, причем выходы первого и второго блоков сравнения соединены соответственно с восьмым и девятым входами блока управления коррекцией. 2. Преобразователь по п.1, о т л и ч а юшийся тем, что блок выбора канала выполнен на первом элементе И, элементе ИЛИ— НЕ, элементе ИЛИ, втором элементе И и триггере, инверсный выход которого соеди, нен с его входом данных и является вторым выходом блока, прямой выход является первым выходом блока, а его вход синхронизации является третьим выходом блока и соединен с выходом второго элемента И, второй вход которого является входом синхронизации блока, первый вход подключен к выходу элемента ИЛИ, первый вход которого соединен с выходом элемента ИЛИ-НЕ, а второй вход соединен с выходом первого элемента И, первый, второй и третий входы которого объединены с соответствующими входами элемента ИЛИ-НЕ и являются вторым, первым и третьим входами блока соответственно, вход установки триггера является входом установки блока. 3, Преобразователь по п.1, о т л и ч а юшийся тем, что блок управления коррекцией выполнен на триггерах, мультиплексом, элементах И. ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы данных первого и второго триггеров являются восьмым, и девятым входами блока, а выходы подключены к первому и второму информационным входам мультиплексора, адресный вход которого является первым входом блока и соединен с первым входом первого элемента И, а выход подключен к первому входу первого Элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входу данных третьего триггера и первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом третьего триггера, вход синхронизации которого является шестым входом блока и объединен с первым входом второго элемента И, второй вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. а выходс первым входом первого элемента ИЛИ, второй вход которого является третьим входом блока; а выход подключен к первому входу установки четвертого триггера, первый вход сброса которого является четвертым входом блока.и объединен с входами сброса первого, второго, третьего, пятого и шестого триггеров, инверсный выход последнего из которых является DTOpblM BblxQдом блока и соединен с вторым входом установки четвертого триггера и вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом данных пятого триггера, прямой выход которого является первым выходом блока, а вход синхронизации объединен с вторым входом сброса четвертого триггера,. первыми входами второго и третьего элементов И и подключен к выходу второго элемента ИЛИ, первый вход которого является седьмым входом блока и объединен с входом установ- . ки шестого триггера, а второй вход соединен с выходом четвертого триггера и объединен с вторым входом первого элемента И и первым входом четвертого элемента И, выходы котрых являются соответственно четвертым и шестым выходами блока и соединен соответственно с вторыми входами второго и третьего элементов И, выходы которых подключены к первым входам третьего и четвертого элементов ИЛИ, выходы которых являются третьим и пятым выходами блока, а их первые входы объединены с входами синхронизации первого и второго триггеров и являются пятым входом блока, второй вход четвертого элемента И является вторум входом блока, 4. Преобразователь по п.1, о т л и ч а юшийся тем, что блок управления выполнен 1795547 11на элементе И, инверторе и последовательно соединенных постоянном запоми- нающем устройстве, мультиплексоре и регистре, причем первый и второй входы элемента И являются. соответственно входами синхронизации и установки блока, первый вход элемента И обьединен с входом инвертора, выход которого подключен к входу синхронизации регистра, вход сброса которого соединен с выходом элемента И, а выход является выходом блока и подключен.к адресным входам постоянного запоминающего устройства, кроме первого, который-является информационным входом блока, адресный вход и второй информационный вход мультиплексора являются входами коррекции и режима блока соответственно, V(t)P, V(t) — напряжения, сформированные на такте К основным и дополнительным канала ми. 1795547 1795547 ЮЯ8. б 1795547 айаг. 7 Gp 7р,7р Fciz. У. Редактор В.Трубченко Заказ 435 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35. Раушская наб„4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 301 л g+gd & -" е гаеры у7у 7+ clcz &L х дрр д и & л. Составитель В.Махнанов ТехРед M,ÌîÐãåíòàë КоРРектоР Н,Слободяник
