Устройство для мажоритарного выбора асинхронных сигналов
Использование: изобретение относится к импульсной технике и может быть использовано в высоконадежных многоканальных системах передачи и обработки информации. Сущность изобретения: устройство для мажоритарного выбора асинхронных сигналов содержит три канала (1,2,3) устройства: три первых D - триггера 4.1., 4.2., 4.3 три вторых D - триггера 5.1, 5.2, 5.3 мажоритарный элемент 6, элемент задержки 7, два элемента ИЛИ-НЕ (8,9), два элемента ИЛИ 10, 11, 3 входных шины 12.1 -12.3, выходную шину 13, вспомогательную шину 14. 4 ил.
Изобретение относится к импульсной технике и может быть использовано в высоконадежных многоканальных системах передачи и обработки информации. Информация заключена в количестве последовательных событий и временных интервалах между ними и кодируется последовательностью логических сигналов, состоящей из ряда импульсов, разделенных различными временными интервалами. Для обеспечения высокой надежности N-канальной системы последовательности логических сигналов подают на N входов устройства для мажоритарного выбора. Последовательности поступают на устройство не одновременно, а асинхронно, с некоторым сдвигом относительно соседних последовательностей, обусловленным аппаратурной задержкой в каналах. Сдвиг сигналов произволен, и иногда длительность временного интервала сдвига сравнима с длительностью временного интервала между импульсами последовательности. Для извлечения информации из таких асинхронных сигналов их необходимо обрабатывать в мажоритарных устройствах определенной конструкции. Известны различные мажоритарные устройства, осуществляющие мажоритарную обработку асинхронных сигналов. Известно мажоритарное устройство, способное осуществлять мажоритарный выбор асинхронных сигналов с временным сдвигом, большим длительности импульсов, при наложении во времени второго импульса одного канала на первый импульс другого канала без формирования лишних импульсов. Недостатком устройства является низкая точность передачи информации при мажоритарном выборе асинхронных последовательностей логических сигналов с количеством импульсов, превышающим 2, что можно проиллюстрировать временными диаграммами работы, представленными на фиг. 1.1, 1.2, 1.3, 1.6 для трехканального устройства. При отсутствии второго импульса на одной из входных шин устройства счетный триггер этого канала (например, для определенности, третьего канала) остается в состоянии логической "1" до прихода третьего импульса, в то время как счетные триггеры остальных каналов при поступлении вторых импульсов переходят в состояние логического "0". При поступлении третьих импульсов счетный триггер третьего канала переходит в состояние логического "0", а счетные триггеры остальных каналов в состояние логической "1". Однако, если в одном из каналов (например, для определенности, во втором канале) третий импульс отсутствует, то счетный триггер этого канала остается в состоянии логического "0", вследствие чего сигнал логической "1" на входы мажоритарного элемента поступает только из одного канала (в нашем примере из первого канала). Мажоритарный элемент в этом случае формирует ложный сигнал логического "0" (фиг. 1.6 сигнал на выходе мажоритарного элемента: первые два импульса формируются по поступлению первых и вторых импульсов последовательностей соответственно, третий импульс формируется по поступлению четвертых импульсов в первом и втором каналах), хотя третьи импульсы поступили на две из трех входных шин устройства: первого и третьего каналов. В результате, при отсутствии одного из вторых импульсов в одном из каналов и одного из третьих импульсов в другом канале, при мажоритарной обработке третьих импульсов устройство дает сбой, тем самым не обеспечивая требуемой точности передачи информации. Аналогичное искажение информации возможно при мажоритарной обработке последующих импульсов последовательностей. Наиболее близким техническим решением к предлагаемому является трехканальное устройство для мажоритарного выбора асинхронных сигналов, которое при необходимости может быть выполнено и с большим количеством каналов. Устройство содержит последовательно соединенные мажоритарный элемент, элемент задержки и три канала, каждый из которых содержит RS-триггер и входную шину, соединенную с R-входом (входом установки состояния логического "0") триггера, выход которого соединен с соответствующим входом мажоритарного элемента, выход которого соединен с выходной шиной, а выход элемента задержки соединен с S-входами (входами установки состояния логической "1") триггеров. Устройство такой конструкции осуществляет мажоритарную обработку асинхронных сигналов, состоящих из любого количества импульсов с практически неограниченным сверху временным сдвигом между входными сигналами, не формируя при этом лишних импульсов, обусловленных неполным перекрытием во времени входных импульсов. Однако это устройство не обеспечивает исключения искажений сигнала, обусловленных наложением (i+1)- ых (
) импульсов последовательности из одного канала на i-тые импульсы последовательности из другого канала, что приводит к появлению доL*(N/M-1)| лишних импульсов, где M
(N+1)/2. Ниже поясняется возможность появления лишних импульсов. На фиг. 2.1, 2.2, 2.3 представлены входные последовательности логических сигналов в первом, втором и третьем каналах (L=4, N=3, M=2). На выходе устройства может появиться сигнал (фиг.2.4), в котором содержатся шесть импульсов, из которых два лишние; длительность выходных импульсов определяется временем Т3 задержки элемента задержки. При этом первый импульс выходной последовательности, по логике "два или более из трех", формируется по наличию первых импульсов в первом и втором каналах, второй импульс по наличию первого импульса в третьем канале и второго импульса в первом канале, третий импульс по наличию вторых импульсов во втором и третьем каналах, четвертый импульс по наличию третьих импульсов в первом и втором каналах, пятый импульс по наличию третьего импульса в третьем канале и четвертого импульса в первом канале, шестой импульс по наличию четвертых импульсов во втором и третьем каналах. Появление лишних выходных импульсов в этом устройстве можно исключить увеличением времени задержки до такой величины Т4, которая обеспечила бы перекрытие во времени выходного импульса и последнего из импульсов с одинаковым порядковым номером. т.е. до величины, превышающей временной сдвиг между первым и последним импульсами с одинаковым порядковым номером. В этом случае первое приведение триггеров в исходное состояние осуществляется после поступления последнего из N первых импульсов и первый из вторых импульсов, частично совпадающий во времени с последним из первых импульсов, не изменяет состояния устройства, так как сначала соответствующий триггер еще не приведен в исходное состояние сигналом с элемента задержки, а затем находится в запрещенном состоянии: на его R- и S-входах присутствуют сигналы логической "1". В итоге исключается формирование лишних импульсов, обусловленное наложением первого во времени (i+1)-го импульса последовательности из одного канала на последний i-тый импульс последовательности из другого канала. Однако при этом устройство формирует последовательность с количеством импульсов, меньшим L, что иллюстрируется временными диаграммами (фиг.2.5, 2.6). На фиг.2.5 представлен выходной сигнал устройства; на фиг.2.6 сигнал с выхода элемента задержки. В течение времени Т4 после окончания выходного импульса сигналы с входных шин не изменяют состояния устройства, так как триггеры при поступлении входных сигналов оказываются в запрещенном состоянии. Второй выходной импульс формируется устройством после поступления третьего импульса в первом канале при условии наличия второго импульса в третьем канале. Третьи импульсы второго и третьего каналов и четвертый импульс первого канала также не изменяют состояния устройства. Третий выходной импульс формируется устройством после поступления четвертого импульса в третьем канале при условии наличия четвертого импульса во втором канале. Четвертый выходной импульс устройством не формируется. При отсутствии отдельных входных импульсов, например третьего импульса в первом канале, устройство формирует лишь два выходных импульса вместо четырех. Таким образом, точность передачи информации этим устройством при мажоритарной обработке последовательностей логических сигналов недостаточна. Целью изобретения является повышение точности передачи информации путем повышения точности мажоритарной обработки асинхронных последовательностей логических сигналов. Для этого в устройство для мажоритарного выбора асинхронных сигналов, содержащее последовательно соединенные мажоритарный элемент и элемент задержки и N каналов, каждый из которых содержит первый триггер и входную шину, соединенную с тактовым входом триггера, выход которого соединен с соответствующим входом мажоритарного элемента, выход которого соединен с выходной шиной, а выход элемента задержки соединен с входами триггеров, дополнительно введены два логических элемента ИЛИ-НЕ, два логических элемента ИЛИ, вспомогательная шина и в каждый из N каналов второй D-триггер так, что в каждом канале информационный вход первого D-триггера соединен с инверсным выходом второго D-триггера, информационный вход которого соединен с инверсным выходом первого D-триггера, с соответствующим входом мажоритарного элемента и с соответствующим входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом мажоритарного элемента, выход элемента задержки соединен с тактовыми входами вторых D-триггеров каналов и с первым входом первого элемента ИЛИ, выход которого соединен с S-входами первых D-триггеров каналов, выход второго элемента ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ, выход которого соединен с S-входами вторых D-триггеров каналов, вторые входы первого, второго элементов ИЛИ соединены со вспомогательной шиной. Известно соединение прямого выхода одного D-триггера с информационным входом другого D-триггера, инверсный выход которого соединен с информационным входом первого D-триггера, для формирования разнесенных во времени сигналов по четырем выходам из последовательности тактовых импульсов. Известно соединение прямого выхода одного D-триггера с информационным входом другого D-триггера в регистрах сдвига для обеспечения сдвига информации. Известно соединение выхода элемента ИЛИ-НЕ с входом другого элемента ИЛИ-НЕ для реализации цифровых устройств, например, RS-триггеров. Изобретение позволяет обеспечить формирование на выходе устройства выходной последовательности логических сигналов с количеством импульсов, равным L, при наличии на большинстве входов устройства асинхронных последовательностей логических сигналов с количеством импульсов, равным L. На фиг. 3 приведена функциональная схема устройства для мажоритарного выбора асинхронных сигналов (для простоты изложения рассмотрен вариант трехканального устройства); на фиг. 4 временные диаграммы, поясняющие работу устройства, причем на первых трех диаграммах (фиг.4.1 4.3) представлены входные последовательности логических сигналов из L=4 импульсов, а на остальных диаграммах сигналы с составных частей устройства, позиции которых даны справа от диаграмм. Устройство содержит каналы 1, 2, 3 устройства: первые D-триггеры 4.1, 4.2, 4.3 каналов 1, 2, 3 соответственно; вторые D-триггеры 5.1, 5.2, 5.3 каналов 1-3 соответственно; мажоритарный элемент 6; элемент задержки 7; первый, второй элементы ИЛИ-НЕ 8,9 соответственно; первый, второй элементы ИЛИ 10,11 соответственно; входные шины 12.1 12.3 каналов 1-3 соответственно; выходную шину 13; вспомогательную шину 14. На фиг. 3 входные шины 12.1 12.3 соединены соответственно с тактовыми входами D-триггеров 4.1 4.3, инверсные выходы которых соединены с соответствующими входами мажоритарного элемента 6, соединены с соответствующими входами первого элемента ИЛИ-НЕ 8 и соединены с информационными входами соответствующих D-триггеров 5.1 5.3, инверсные выходы которых соединены с информационными входами D-триггеров 4.1 4.3. Выход первого элемента ИЛИ-НЕ 8 соединен с первым входом второго элемента ИЛИ-НЕ 9, второй вход которого соединен с выходом мажоритарного элемента 6, соединенным с выходной шиной 13 и с входом элемента задержки 7, выход которого соединен с тактовыми входами D-триггеров 5.1 5.3 и с первым входом первого элемента ИЛИ 10, выход которого соединен с S-входами D-триггеров 4.1 4.3. Выход второго элемента ИЛИ-НЕ 9 соединен с первым входом второго элемента ИЛИ 11, выход которого соединен с S-входами D-триггеров 5.1 5.3. Вторые входы элементов ИЛИ 10,11 соединены с вспомогательной шиной 14. Устройство работает следующим образом. В исходное состояние устройство приводится посредством подачи на вспомогательную шину 14 импульсного сигнала, который проходит через элементы ИЛИ 10, 11 на S-входы D-триггеров 4.1-4.3, 5.1 5.3 соответственно и приводит их в состояние логической "1". В результате на инверсных выходах первых D - триггеров 4.1 4.3, на информационных входах вторых D триггеров 5.1 5.3, на входах мажоритарного элемента 6 и первого элемента ИЛИ-НЕ 8, а также на инверсных выходах вторых D триггеров 5.1-5.3 и на информационных входах первых D триггеров 4.1 4.3 устанавливаются сигналы логического "0". На выходе первого элемента ИЛИ-НЕ 8 устанавливается сигнал логической "1", на выходах мажоритарного элемента 6, второго элемента ИЛИ-HE 9 и выходной шине 13 присутствуют сигналы логического "0". Последовательность логических сигналов состоит из L импульсов в виде логической "1", разделенных паузами в виде логического "0". На каждую из входных шин 12.1, 12.2, 12.3 устройства поступает своя последовательность логических сигналов, соответственно: первая последовательность (фиг. 4.1), вторая последовательность (фиг.4.2), третья последовательность (фиг.4.3). Первый входной импульс первой последовательности (фиг.4.1) с входной шины 12.1 устройства поступает на тактовый вход D триггера 4.1. Так как на его информационном входе присутствует сигнал логического "0" (фиг.4.4) с инверсного выхода D триггера 5.1, то D триггер 4.1 переходит в состояние логического "0". Сигнал логической "1" (фиг. 4.7) с его инверсного выхода поступает на информационный вход D триггера 5.1 и на первый вход мажоритарного элемента 6, не оказывая влияния на сигналы с их выходов, а также на первый вход первого элемента ИЛИ-НЕ 8, на выходе которого появляется сигнал логического "0" (фиг.4.10). Этот сигнал поступает на первый вход второго элемента ИЛИ-НЕ 9, на выходе которого появляется сигнал логической "1" (фиг. 4.12), так как на втором входе его присутствует сигнал логического "0" (фиг. 4.11) с выхода мажоритарного элемента 6. Сигнал логической "1" с выхода второго элемента ИЛИ-НЕ 9 через элемент ИЛИ 11 поступает на S-входы D - триггеров 5.1 5.3, не изменяя их состояния. Первый входной импульс второй последовательности (фиг.4.2), с входной шины 12.2 устройства поступает на тактовый вход D триггера 4.2. Так как на его информационном входе присутствует сигнал логического "0" (фиг.4.5) с инверсного выхода D триггера 5.2, то D триггер 4.2 переходит в состояние логического "0". Сигнал логической "1" (фиг.4.8) с его инверсного выхода поступает на информационный вход D триггера 5.2 и на второй вход первого элемента ИЛИ-НЕ 8, не оказывая влияния на сигналы с их выходов, а также на второй вход мажоритарного элемента 6, на выходе которого появляется сигнал логической "1" (фиг. 4.11). Этот сигнал поступает на выходную шину 13, на вход элемента задержки 7 и на второй вход второго элемента ИЛИ-НЕ 9. На его выходе появляется сигнал логического "0" (фиг.4.12), поступающий затем через второй элемент ИЛИ 11 на S-входы D триггеров 5.1 5.3, на тактовые входы которых через время Т5 задержки поступает сигнал логической "1" (фиг.4.13) с выхода элемента задержки 7. Этим сигналом осуществляется запись в D триггеры 5.1 5.3 информации, присутствующей на их информационных входах, в результате чего D триггеры 5.1,5.2 остаются в состоянии логической "1", a D триггер 5.3 переходит в состояние логического "0", На инверсных выходах D триггеров 5.1, 5.2 сохраняются сигналы логического "0". а на инверсном выходе D триггера 5.3 появляется сигнал логической "1". Сигнал с выхода элемента задержки 7 поступает также на первый вход первого элемента ИЛИ 10, с выхода которого проходит на S входы D триггеров 4.1 4.3, переводя их в исходное состояние логической "1"; на их инверсных выходах появляются сигналы логического "0"(фиг.4.7-4.9). Первый входной импульс третьей последовательности (фиг.4.3) с входной шины 12.3 устройства поступает на тактовый вход D триггера 4.3. Так как на его информационном входе присутствует сигнал логической "1" (фиг.4.6) с инверсного выхода D триггера 5.3, то D триггер 4.3 остается в состоянии логической "1". Сигнал логического "0" (фиг.4.9) с его инверсного выхода поступает на информационный вход D триггера 5.3, на третий вход первого элемента ИЛИ-НЕ 8 и на третий вход мажоритарного элемента 6, не оказывая влияния на сигналы с их выходов. Если входной импульс третьей последовательности (фиг.4.3) опережает задний фронт сигнала с выхода первого элемента ИЛИ 10 (фиг. 4.13), то D триггер 4.3 сохраняет свое состояние еще и потому, что сигнал на его S-входе имеет приоритет по отношению к сигналу на его тактовом входе. Таким образом, первый входной импульс третьей последовательности не изменяет состояния устройства. Второй входной импульс первой последовательности (фиг.4.1) может опережать первый входной импульс третьей последовательности (фиг.4.3), как это показано на фиг.4. Поступая на входную шину 12.1 устройства, второй входной импульс первой последовательности проходит на тактовый вход D триггера 4.1 и вызывает реакцию D триггеров 4.1, 5.1, мажоритарного элемента 6, элемента задержки 7, элементов ИЛИ-НЕ 8,9 и элементов ИЛИ 10,11, аналогичную их реакции на поступление первого входного импульса первой последовательности. При этом сигнал логической "1" с выхода второго элемента ИЛИ 11 поступает на S-входы D триггеров 5.1-5.3, не изменяя состояния D триггеров 5.1, 5.2 и переводя D триггер 5.3 в состояние логической "1". На выходах всех D-триггеров 5.1 5.3 устанавливаются сигналы логического "0" (фиг.4.4 4.6). Первый входной импульс третьей последовательности, еще присутствующий на тактовом входе D триггера 4.3 (при опережении этим импульсом второго входного импульса первой последовательности), не изменяет состояния D триггера 4.3, так как D триггеры 4.1-4.3, 5.1-5.3 имеют динамическое управление на тактовых входах перепадом 0/1. Второй входной импульс второй последовательности (фиг.4.2), поступая на входную шину 12.2 устройства, вызывает реакцию устройства, аналогичную его реакции на поступление первого входного импульса второй последовательности, так как состояния устройства в моменты их поступления одинаковы (см.фиг.4). Второй входной импульс третьей последовательности (фиг.4.3), как и первый ее импульс, не изменяет состояния устройства. Аналогичным образом устройство осуществляет мажоритарный выбор последующих (L-2) импульсов последовательностей. Техническим преимуществом предлагаемого устройства является более высокая точность передачи информации, что обеспечивается исключением появления лишних импульсов, обусловленных наложением первого во времени (i+1)-го импульса одной последовательности на последний i-тый импульс другой последовательности. Так, в отличие от прототипа, формирующего при приведенной на фиг. 2 композиции входных сигналов искаженный сигнал с двумя ложными импульсами, предлагаемое устройство при этой композиции входных сигналов формирует сигнал, состоящий из L импульсов (фиг.4.13), что обеспечивается следующим. Так как после поступления второго i-го импульса осуществляется запись в D триггеры 5.1 5.3 информации, присутствующей на инверсных выходах D триггеров 4.1-4.3, то два из трех D-триггеров 5.1 -5.3 переходят в исходное состояние логической "1", а третий остается в состоянии логического "0" (на инверсном выходе сигнал логической "1"), вследствие чего первый D триггер этого канала не изменяет своего исходного состояния логической "1" при поступлении i-того импульса. В результате, с инверсного выхода этого D триггера сигнал логической "1" не поступает на вход мажоритарного элемента 6, вследствие чего на входах мажоритарного элемента 6 не происходит наложения на i-тый импульс этого канала (i+1)-го импульса другого канала. В итоге на выходе мажоритарного элемента 6 сигнал логической "1" не появляется и устройство не формирует лишних импульсов. В общем случае, при N > 3, после поступления на устройство М i-тых импульсов во вторых D триггерах осуществляется запись информации, присутствующей на инверсных выходах первых D триггеров, и М из N вторых D - триггеров переходят в исходное состояние логической "1", а остальные (МN) остаются в состоянии логического "О". В результате (M-N) i-тых импульсов, поступающих после прихода большинства М i -тых импульсов, не изменяют состояния устройства, и (i+1)-ый импульс на входах мажоритарного элемента не налагается на i-тые импульсы, тем самым обеспечивая отсутствие на выходе устройства лишних импульсов. Предлагаемое устройство в отличие от аналогов и прототипа обеспечивает бессбойный мажоритарный выбор асинхронных сигналов, состоящих из L импульсов (L любое положительное целое число) и в случае, когда имеется наложение первого во времени (i+1)-го импульса одного канала на последний i-тый импульс другого канала, и при отсутствии, до (M-N), i-тых импульсов, так как устройство формирует i-тый выходной импульс по поступлению М импульсов и не изменяет своего состояния при последующем поступлении остальных (M-N) импульсов.
Формула изобретения
Устройство для мажоритарного выбора асинхронных сигналов, содержащее мажоритарный элемент, к выходу которого подключен элемент задержки, и N каналов, каждый из которых содержит первый триггер и входную шину, соединенную с тактовым входом триггера, выход которого соединен с соответствующим входом мажоритарного элемента, выход которого соединен с выходной шиной, отличающееся тем, что, с целью повышения точности передачи информации, в него дополнительно введены два логических элемента ИЛИ-НЕ, два логических элемента ИЛИ, вспомогательная шина и в каждый из N каналов второй D-триггер, при этом в каждом канале информационный вход первого D-триггера соединен с инверсным выходом второго D-триггера, инверсный выход первого D-триггера с информационным входом второго D-триггера, с соответствующим входом мажоритарного элемента и с соответствующим входом первого элемента ИЛИ-НЕ, выход которого соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого соединен с выходом мажоритарного элемента, выход элемента задержки соединен с тактовыми входами вторых D-триггеров каналов и с первым входом первого элемента ИЛИ, выход которого соединен с S-входами первых D-триггеров каналов, выход второго элемента ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ, выход которого соединен с S-входами вторых D-триггеров каналов, вторые входы первого и второго элементов ИЛИ соединены с вспомогательной шиной.РИСУНКИ
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе
Номер и год публикации бюллетеня: 2-2002
Извещение опубликовано: 20.01.2002
