Процессор ввода-вывода

 

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных комплексах высокой производительности с разветвленной сетью внешних устройств. Целью изобретения является повышение производительности процессора и расширение функциональных возможностей за счет обеспечения перезапуска обмена при сбоях. Для этого в процессор, содержащий арифметико-логическое устройство, локальное запоминающее устройство, регистр выдачи , регистр приема, входной коммутатор, первый выходной демультиплексор, группу блоков обмена и блок управления, введены блок приоритета, входной регистр, два выходных регистра, элемент задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд , блок памяти указателей границ, первый и второй блоки буферной памяти и второй выходной демультиплексор. 3 з.п.флы, 5 ил. ел с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s G 06 F 13/00

ГОСУДАРСТВЕHHOE ПАТЕНТНОЕ

ВЕДОМСТ80 СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

k лы,5 ил. (21) 4801602/24 (22) 29.12.89 (46) 23.02.93. Бюл.hh 7 (71) Институт точной механики и вычислительной техники им,С.А.Лебедева (72) А.В.Бочаров, В.П.Залесин, M.В,Захватов, П.В.Горшков, А.С.Грошев, СЛ.Кольцова, Л.Е.Пшеничников, С.А.Семин и

А,А.Соловский. (73) Институт точной механики и вычисли. тельной техники им.С.А,Лебедева (56) Патент США t4 3905023, кл,340-172.5, опублик,1976, Авторское свидетельство СССР

ЬЬ 1149240, кл. G 06 F 13/00. 1983. (54) ПРОЦЕССОР ВВОДА-ВЫВОДА (57) Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных компИзобретение относится к вычислительной технике и может быть использовано при проектировании многопроцессорных вычислительных комплексов высокой производительности с разветвленной сетью внешних устройств.

Известен процессор ввода-вывода, содержащий блок управления, арифметический блок, блок регистров, блоки обмена, регистры, коммутаторы, Однако данное устройство характеризуется недостаточной гибкостью и эффективностью, Наиболее близок к предлагаемому по технической сущности процессор ввода-вывода, содержащий эрифметико-логическое,, Ы,, 1797722 АЗ лексах высокой производительности с разветвленной сетью внешних устройств.

Целью изобретения является повышение производительности процессора и расширение функциональных возможностей за счет обеспечения перезапуска обмена при сбоях. Для этого в процессор, содержащий арифметико-логическое устройство, локальное запоминающее устройство, регистр выдачи, регистр приема, входной коммутатор, первый выходной демультиплексор, группу блоков обмена и блок управления, введены блок приоритета, входной регистр, два выходных регистра, элемент задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд, блок памяти указателей границ, первый и второй блоки буферной памяти и второй выходной демультиплексор. 3 з.п.ф. устройство, локальное запоминающее устройство, регистры Выдачи и приема, входной и выходной коммутаторы, блоки обмена. блок управления, выходы которого подключены к соответствующим управляющим входам регистра выдачи, арифметико-логического устройства, локального запоминающего устройства и регистра приема, первый выход которого соединен с первым информационным входом локального запоминающего устройства, первый выход которого подключен. к информационному входу эрифметико-логического устройства, первый выход которого соединен с первым командно-информационным входом регистра выдачи, второй ко1797722 мандно-информационный вход которого подключен к второму выходу локального запоминающего устройства, первый и второй выходы регистра выдачи соединены соответственно с первым командно-информационным входом входного коммутатора и входом задания команд боков обмена, первый и второй командные входы регистра приема подключены соответственно к третьим выходам блоков обмена и выходного коммутатора, второй выход которого подключен к информационному входу блоков обмена, первый выход которого подключен к второму командно-информационному входу входного коммутатора, вход-выход блоков является входом-выходом устройства для подключения внешних устройств.

Недостатком известного устройства является его ограниченная производитель- ность, обусловленная тем, что темп передачи данных с оперативной памятью в режиме обмена с внешними устройствами определяется темпом обмена внешних устройств. Ограниченные функциональные воэможности не позволяют процессору ввода-вывода без потери производительности расширить число обрабатывающих модулей.

Целью изобретения является повышение производительности и расширение функциональных возможностей за счет обеспечения перезапуска обмена при сбоях, Поставленная цель достигается тем, что в процессор ввода-вывода, содержащий арифметика-логическое устройство, локальное запоминающее устройство, регистры приема и выдачи, входной коммутатор, выходной демультиплексор, блоки обмена, блок управления, первый, второй, третий и четвертый выходы которого подключены к соответствующим управляющим входам регистра выдачи, арифметико-логического устройства, локального запоминающего устройства и регистра приема, первый выход которого соединен с первым информационным входом локального запоминающего устройства, первый выход которого подключен к информационному входу арифметико-логического устройства, выход которого соединен с командно-информационным входом блока управления, причем командно-информационный вход регистра выдачи подключен к второму выходу локального запоминающего устройства, первый и второй регистры выдачи соединены со-. ответственно с- первым командно-информационным входом входного коммутатора и входом задания команд блоков обмена, первый и второй командные

20 входы регистра приема подключены соответственно к третьим выходам блоков обмена и выходного демультиплексора, второй выход которого подключен к информационному входу блоков обмена, первый выход которого подключен к второму командноинформационному входу входного коммутатора, вход-выход блоков обмена является входом-выходом устройства для подключения внешних устройств, введены блок приоритета, входной и два выходных регистра, линия задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд, память указателей границ, первая и вторая буферные памяти, дополнительный выходной демультиплексор, причем вход блока приоритета подключен. к управляющему выходу регистра приема, выход блока приоритета соединен с адресным входом блока управления, пятый выход которого подключен к управляющему входу входного регистра, информационный вход которого подключен к третьему выходу регистра выдачи, выход

25 входного регистра соединен с первыми информационными входами, памяти указателей границ и второй буферной памяти, входом дешифратора команд, первый выход которого соединен с первым входом первого. выходного регистра, второй выход дешифратора команд соединен с управляющим входом входного демультиплексора данных и команд, командно-информационный вход которого является входом устройЗ5 ства от центрального процессора, второй вход памяти указателей границ соединен с . первым выходом формирователя комайд, второй выход которого через второй выходной регистр подключен к третьему входу

40 входного коммутатора, выход которого под-, ключен к выходу первой буферной памяти, выход которой соединен с входом выходного демультиплексора, третий выход которого соединен с входам линии задержки, 45 первый и второй выходы которой подключены к информационному входу формирователя команд и первому командно-информационному входу второй буферной памяти, третий вход которой соеб0 динен с выходом входного демультиплексора данных и команд, второй выход которого соединен с командными входами формирователя команд и памяти указателей границ, первый выход которой подключен к инфор66 мационному входу первого выходного регистра, командный вход которого соединен с первым выходом второй буферной памяти, второй выход. которой соединен с информационным входом второго выходного регистра, выход первого выходного регистра

1797722 подключен к третьему входу регистра при- данных, шины 22-1 — 22 — 5 управления для ема, второй выход памяти указателей гра- регистра 4 выдачи, АЛУ 1, ЛЗУ 2, регистра 5 ниц соединен с вторым информационным приема, входного регистра 9, шины 23-1 входом формирователя команд, третий вы- -23 — 3 команд из блоков 16 обмена, выходход второй буферной памяти соединен с 5 ного демультиплексора 8, выходного регивходом дополнительного выходного де- стра 17, шины 24-1, 24 — 2 выхода регистра 5 мультиплексора, выход которого является приема, шины 25 — 1, 25 — 2 выдачи результавыходом устройства к центральному про- тов операций из ЛЗУ2. шину 26 результатов цессору. операций АЛУ 1, шину 27-1 выдачи данных

Сущность изобретения заключается в 10 и адресов во входной коммутатор 7, шину том, что в состав процессора ввода-вывода 27-2 выдачи команд в блоки 16 обмена, шивведено устройство связи с центральными ну 27 — 3 выдачи данных и команд во входной процессорами (СКВ), включающее в себя регистр 9, шины 28 — 1, 28 — 2 дешифрации входной регистр, линию задержки,. входной команд, шины 29-1, 29 — 2 выхода памяти 14 демультиплексор данных и команд, дешиф- 15 указателей границ, шины 30 — 1 — 30 — 3 выхоратор команд, формирователь команд, па- да входных регистров 9. 10 и входного демять указателей границ, буферную память, мультиплексора 11 данных и команд, шины выходные регистры, дополнительный вы- 31-1-31-3 выборкиданных и команд, шину ходной демультиплексор, которое дало воз- 32 — 1 выборки данных, шину 32-2 выборки можность совместить передачу данных в 20 команд, шины 33-1, 33-2 выдачи адресов и оперативную память параллельно с работой данных. блока обмена и уменьшить количество за- Арифметико-логическое устройство сопросов в центральную память зэ информа- держит сумматор 34„коммутаторы 35, 36, цией по управлению устройствами, а также 37, сдвигатель 38, выделитель поля (ВДП) сократить время управляющих воздействий 25 39, шифратор 40, входные регистры 41, 42, со стороны внешних устройств, что значи- промежуточный регистр 43 сумматора, вытельно повысило производительность про- ходной регистр 44 сумматора, регистр 45 цессора ввода-вывода; введена буферная шифратора, свертку 46, 47 по четности, шипамять процессора ввода-вывода, которая ны 48 — 1, 48 —; шины 49-1— дала возможность перенести управляющую 49-3 приема данных. информацию (карту работ) в процессор вво- Блок 6 управления содержит управляюда-вывода, что привело к расширению фун- щую память 50, узел 51 управления прикциональных возможностей; повышению емом адреса. счетчик 52 адреса, коммутатор самостоятельности, обеспечению переза- 53, регистр 54 адреса возврата, выходной пуска обменов при сбоях, оптимизации при Ь регистр 55, шину 56 управления, шину 57 обращении к устройствам, улучшению ха- адреса возврата, шину 58 — 1 управления рактеристик работы процессора ввода-вы- счетчиком адреса, шину 58 — 2 управления вода за счет сглаживания пиковых нагрузок коммутатором, шину 59-3 управления регисо стороны внешних устройств. стром адреса возврата.

На фиг.1 представлена блок-схема про- 4< Формирователь 13 команды содержит цессора ввода-вывода (ПВВ); на фиг.2 -cxe- блок 59 приоритета, входной коммутатор 60, ма арифметико-логического устройства; на буфер константы, регистр 62, дешифратор фиг,3 — схема блока управления; на фиг.4 — 63 номера секции, регистр 64, сумматор 65, схема формирователя команды; на фиг.5 —. регистр адреса 66. регистр количества 67, формат команды., 4 выходной коммутатор 68.

Процессор ввода-вывода содержит Блоки, входящие в состав процессора арифметико-логическое устройство (АЛУ) 1, ввода-вывода (фиг.1), имеют следующие локальное запоминающее устройство (ЛЗУ) входы и выходы: арифметико-логическое ус2. блок 3 приоритета, регистра 4 и 5 выдачи 50 тройство(АЛУ) 1-управляющий вход(шина ипримасоответственно,блок6управления, 22 — 2), информационный вход (шина 25-1), входной коммутатор 7, выходной демуль- выход (шина 26), локальное запоминающее типлексор 8, входной регистр 9, линию зэ- устройство(ЛЗУ) 2- управляющий вход(шидержки 10, входной демультиплексор 11 на 22-3), первый информационный вход(шиданных и команд, дешифратор 12 команд, 55 рина 24-1), второй информационный вход формирователь 13 команд, память 14 указа- (шина 26), первый выход(шина 25-1), второй телей границ, буферную память 15, блоки 16 выход (шина 25-2), блок 3 приоритета — инобмена, выходные регистры 17 и 18, допол- формационный вход (шина 24 — 2), выход s нительный выходной демультиплексор 19, блок 6 управления, регистр 4 выдачи — упбуферную память 20 процессора ввода-вы- равляющий вход (шина 22-1), командно- инвода, шины 2f-f, 21 — 2 выдачи адресов и формационный вход (шина 25-2), три

1797722

8 выхода (шины 27-1 — 27-3), регистр 5 при. ема — три командных входа (шины 23 — 1—

23-3), управляющий вход (шина 22-4), первый выход (шина 24-1), второй выход(шина

24-2), блок 6 управления — адресный вход из блока приоритета 3, информационный. вход (шина 26), пять выходов (шины 22-1 — 22-5), входной коммутатор 7 — три командно-информационных входа (шины 21-1, 27-1 и шина из выходного регистра 18), выход в буферную память 20, выходной демультиплексор 8 — информационный вход из буферной памяти 20, первый выход (шина 23-2), второй выход (шина 33-1), третий выход (шина 33-2), входной регистр 9 — информационный вход (шина 27 — 3), управляющий вход (шина 22-5), выход (шина 30-1), линия задержки 10 — информационный вход(шина

33 — 1), первый выход (шина 30 — 2), второй выход в формирователь 13 команд, входной демультиплексор 11 данных и команд — командно-информационный вход из центрального процессора, управляющий вход (шина 28 — 2), первый выход(шина 30 — 3), второй выход в память 14 указателей границ, дешифратор 12 команд — информационный вход(шина 30-1), первый выход(шина 28-1), второй выход (шина 28 — 2), формирователь

13 команд — информационный вход из линии задержки 10, командный вход из входного демультиплексора данных и команд, два выхода (шина 32 — 1, 32-2), память 14 указателей границ — информационный вход (шина

30 — 1), командный вход из входного демультиплексора данных и команд, информационный вход {шина 32-1), два выхода (29 — 1, 29-2), буферная память 15 — информационный вход (шина 30-1), первый командно-информационный вход (шина 30 — 2), второй командно-информационный вход (шина 303), три выхода (шина 31-1 — 31 — 3), блоки 16 обмена — информационный вход (шина ЗЗ2), вход команд (шина 27-2), командно-информационный вход-выход с внешними устройствами (шина 21-2), выход (шина 231), выход (шина 21-1), выходной регистр 17 — первый командный вход (шина 28-1), информационный вход (шина 29 — 1), второй ко.мандный вход (шина 31 — 1), выход (шина

23-3), выходной регистр 18 — командный вход (шина 32-2), информационный вход (шина 31-2), выход во входной коммутатор

7, дополнительный выходной демультиплексор 19 — командно-информационный вход (шина 31-3); выход в центральный процессор, буферная память 20- командно-информационный вход из входного коммутатора 7, выход в выходной демультиплексор 8, 5

Входной демультиплексор 11 данных и команд соединен командно-информационным входом с выходом центрального процессора и управляющим входом с соответствующим выходом дешифратора 12 команд. Командный выход входного демультиплексора 11 данных и команд соединен с соответствующими входами памяти 14 указателей границ и формирователя 13 команд.

Выход демультиплексора 11 соединен с вторым командно-информационным входом буферной памяти 15. Первый командно-информационный вход буферной памяти 15 соединен с выходом входного регистра 10, 15 Выход входного регистра 9 подключен к информационным входам памяти 14 указателей границ, дешифратора 12 команд и буферной памяти 15. Выход буферной памяти

15 соединен с вторым командным входом

20 выходного регистра 17, Информационный выход буферной памяти 15 соединен с входом выходного регистра 18. Командно-информационный. выход буферной памяти 15 соединен с входом дополнительного выход25 ного демультиплексора 19. Выход дополнительного выходного демультиплексора 19 подключен к командно-информационному входу центрального процессора. Информационнь1й вход входного регистра 9 подклю30 чен к выходу регистра 4 выдачи, Управляющий вход входного регистра 9 подключен к выходу блока 6 управления, Адресный вход блока 6 управления соединен с выходом блока 3 приоритета. Управля35 ющий вход блока 3 приоритета подключен к выходу регистра 5 приема, Информационный выход регистра 5 приема соединен с входом локального запоминающего устройства (ЛЗУ) ". Управляющий вход регистра 5

40 приема подключен к выходу блока 6 управления. Управляющий вход ЛЗУ2 подключен к выходу блока 6 управления, Информационный вход ЛЗУ 2 подключен к выходу арифметика-логического устройства (АЛУ)1.

45 Информационный выход ЛЗУ 2 соединен с входом АЛУ 1, Управляющий вход АЛУ 1 подключен к выходу блока 6 управления.

Командно-информационный вход регистра

4 выдачи подключен к выходу ЛЗУ2. Управ50 ляющий вход регистра 4 выдачи подключен к выходу блока 6 управления, Командно-информационный вход регистра 4 выдачи соединен с первым соответствующим входом входного коммутатора 7, Командный выход

55 регистра 4 соединен с входом блоков 16 обмена. Информационный вход входного регистра 10 подключен к выходу выходного демультиплексора 8. Информационный выход входного регистра 10 соединен с первым информационным входом

1797722

10 формирователя 13 команд. Второй информационный вход формирователя 13 команд подключен к второму выходу памяти 14 указателей границ. Командный вход выходного регистра 18 подключен к выходу формирователя 13 команд. Второй информационный вход памяти 14 указателей границ подключен к выходу формирователя 13 команд, Первый информационный выход памяти 14 указателей границ соединен с входом выходного регистра 17. Командный вход выходного регистра 17 подключен к выходу дешифратора 12 команд. Первый командный вход регистра 5 приема подключен к выходу блоков 16 обмена. Второй командный вход регистра 5 приема подключен к выходу выходного демультиплексора 8. Командный вход регистра 5 приема подключен к выходу выходного регистра 17. Второй командно-информационный вход входного коммутатора 7 соединен с выходом блоков

16 обмена. Третий командно-информационный вход входного коммутатора 7 подключен к выходу выходного регистра 18.

Командно-информационный вход буферной памяти 20 подключен к выходу входного коммутатора 7. Информационный вход выходного демультиплексора 8 подключен к буферной памяти 20. Информационный вход блоков обмена 16 подключен к выходу выходного демультиплексора 8. Вход-выход блоков 16 обмена соединен с входом-выхоропе внешних устройств. Управляющий вход

АЛУ 1(фиг.2), соединенный с выходом блока

6 управления, подключен к входам коммутаторов 35-37, сдвигателя 38, выделителя 39, регистров 41-45. Информационный вход

АЛУ 1, соединенный с выходом ЛЗУ 2, подключен к входам коммутаторов 36, 37. Информационный выход коммутатора 36 соединен с входом регистра 41, Информационный выход регистра 41 соединен с входом шифратора 40, входом сдвигателя 38, первым информационным входом сумматора 34. Информационный выход коммутатора 37 соединен с входом регистра 42. Выход регистра 42 соединен с вторым информационным входом сумматора 34. Информационный выход сумматора 34 соединен с входом регистра сумматора 43, вторым информационным входом коммутатора 35. Информационный вь(ход регистра 43 сумматора соединен с третьим входом коммутатора 35. Информационный выход сдвигателя 38 соединен с входом выделителя 39. Информационный выход выделителя 39 соединен с первым информационным входом коммутатора 35. Информационный выход коммутатора 35 соединен с входом свертки

47 по четности, входом выходного регистра

44 сумматора, входом коммутатора 36, входом коммутатора 37. Информационный выход свертки 47 по четности соединен с входом выходного регистра 44 сумматора.

5 Информационный выход шифратора 40 соединен с входом регистра 45 шифратора и входом свертки 46 по четности, Информационный выход свертки 46 по четности соединен с входом регистра 45 шифратора.

10 Информационный выход регистра 45 шифратора соединен с выходом регистра 44 сумматора, входом ЛЗУ 2, входом блока 6 управления, соединенным с входом узла 51 управления приемом адреса, входом комму15 татора 53. Адресный выход иэ блока 3 приоритета подключен к входу узла 51, управления приемом адреса и входу коммутатора 53. Первый управляющий выход узла

51 управления соединен с входом счетчика

20 52 адреса. Второй управляющий выход узла

51 управления соединен с входом коммутатора 53. Третий управляющий выход узла 51 управления соединен с входом 54 адреса возврата. Информационный выход комму25 татора 53 соединен с входом счетчика 52 адреса. Адресный выход счетчика 52 адреса .соединен с входом управляющей памяти 50.

Информационный выход управляющей памяти 50 соединен с входом выходного реги30 стра 55. Первый управляющий выход регистра 55 соединен с входом узла 51 управления. Информационный выход выходного регистра 55 подключен к входу регистра 54 адреса возврата. Третий управ35 ляющий выход выходного регистра 55 соединен с входом регистра 4. Четвертый управляющий выход регистра 55 соединен с входом АЛУ 1. Пятый управляющий выход регистра 55 соединен с входом ЛЗУ 2. Шес40 той управляющий выход регистра 55 соединен с входом регистра 5. Седьмой управляющий выход регистра 55 соединен с входом регистра 9. Управляющий выход демультиплексора 11 данных и команд, под- .

45 ключенный к формирователю 13 {фиг.4), соединен с блоком 59 приоритета, входным коммутатором 60, регистрами 62, 64, 66, 67, сумматором 65, выходным коммутатором

68. Информационный выход памяти 14 ука50 зателя границ соединен с входом входного коммутатора 60. Информационный выход входного регистра 10 соединен с входным коммутатором 60 буферной памяти 20, Адресный выход входного коммутатора 60 со55 единен с входами регистров 62, 64 и дешифраторэ номера секции 63. Адресный выход дешифратора 63 соединен с входом буфера 61 константы. Информационный выход буфера 61 константы соединен с вхо- дом регистра 64. Информационный выход

1797722 регистра 64 соединен с сумматором 65. Информационный выход регистра 62 соединен с сумматором 65, Информационный выход сумматора 65 подключен к регистрам 66 и

67 адреса и количества, Информационный выход регистра 67 количества подключен к входу выходного коммутатора 68. Адресный выход регистра 66 адреса подключен к входу выходного коммутатора 68.

Для выполнения команд ввода-вывода

ЦП строит очередь заявок на обмен, содержащую одно или несколько требований на ввод-вывод (БВВ). В требовании на обмен указываются все данные, необходимые для запуска обмена, Информация обмена БВВ состоит из нескольких слов: команды БВВ, дескриптора обмена (ДО), описывающего буфер обмена в оперативной памяти ЦП, слова обмена (СО), определяющего режим работы канала, слова периферийного устройства (СПУ), в котором указан номер устройства в канале и операция внешнего устройства, дескриптор результата (ДР) и дескриптор результата (ДРУ) уточненный— слова, которые заполняются после окончания обмена.

Вся оперативная работа с внешними устройствами происходит внутри ПВВ без вмешательства центрального процессора.

Для организации обмена по заявкам от

ЦП и сообщений о результатах обменов so внутренней памяти -20 ПВВ операционная . система формирует карту работ, основными элементами которой являются; массивы

БВВ, принимаемые от ЦП (МБВВ); очереди

БВВ к внешнемуустройству(ОБВУ); буфера данных для обмена с внешними устройствами (BY); массивы "ДР" для выдачи в ЦП (МДР); таблица устройств и очереди(ТУСО).

Каждому из элементов карты работы операционная система выделяет фиксированную область s памяти 20; границы в этих областях задаются указателями начальной и конечной границ.

Работа с элементами карты работ осуществляется через указатели, причем указатели очередей BBB к внешнему устройству и буферов данных для обмена в BY хранятся в самой буферной памяти 20, в таблице устройств и очередей (ТУСО); указатели остальных элементов карты работ находятся в памяти 14. указателей границ.

Память 14 указателей границ содержит

4 независимых области: память границ

БВВР; память таблиц Зп/сч; память границ дескрипторов результата; память команд.

Память выполнена на основании многопортового регистрового ЗУ, в качестве которого можно использовать многопортовое

10

30 от центрального процессора, после того как в оперативной памяти ЦП сформирован очередной квант командной информации.

55 регистровое ЗУ вЂ” WTL 1066 (Япония) или устройство патенту США N. 4817051, кл. G

11 С 8/00, 1987, Буферная память 20 выполнена на многопортовом регистровом ЗУ, Буферная память 20 выполнена на элементах 565РУ7 емкостью 256 кбит. Общий объем памяти — 96 Мбайт. Временная диаграмма управления памятью 20 зашита в постоянном запоминающем устройстве, расположенном в памяти 20, которое считывается цикличеси, выдавая с каждым тактом стробы управления памятью. При органиэации буферной памяти 20 использован принцип совмещения.шин данных и адреса, широко используемый в отчественных ЗВМ (Электроника 60, 85, Н Ц-80-01, Д), В процессоре принята единая система синхронизации, цепи синхронизации не показаны.

Работа ПВВ начинается с установки в исходное состояние по связи ЦП-ПВВ. В

ПВВ можно условно выделить несколько этапов выполнения заявки на обмен: загрузка регистров и памяти ПВВ; запуск устройства; завешение обмена и пересылка дескриптора обмена в оперативную память

ЦП.

Первый этап начинается с прерывания

По полученному прерыванию в блоке 11 формируется команда считать БАК (базовый адрес команды) и через буферную память 15 и дополнительный выходной демультиплексор 19 передается в ЦП. В центральном процессоре сбрасывается прерывание и вместе с ПТВ в ПВВ передается считанное из ОП слово, е котором может находиться либо однословная команда, либо команда-указатель на массив командных слов. Если пришедшее слово — отдельная команда, то она передается в память 14 указателей границ, и о наличии этой команды с выходного регистра 17 сообщается в регистр приема 5; в случае, когда на входной демультиплексор данных и команд 11 придет команда-указатель для считывания массива командных слов, формируется ответная команда считать блоки ввода-вывода (Б В В), Эта команда через буферную память 15 и дополнительный выходной демультиплексор 19 передается в ЦП. После получения команды считать БВВ ЦП начнет перекачку БВВ в память 20 ПВВ, причем адрес КЕШ в ПВВ будет вычислен из содержимого памяти 14 указателей границ. Перекачка данных в память 20 будет производиться через буфер13

1797722 ную память 15, выходной регистр 18, вход- в регистр КЕШ и память границ для храненой коммутатор 7. ния текущего значения. После перекачки заОбращение в буферную память 20 начи- данного количества слов корректируются нается с выдачи запроса в память с призна- указатели на свободную область памяти 20 ком команды. Формат команды указан на 5 и записываются в память указателей границ фиг.5, В команде выдается код операции 14. На этом загрузка БВВ впамять20зака. памяти, размер передаваемого массива и чивается. В регистр прерываний устанавлиначальный адрес памяти, вается единица, и с выходного регистра 17

В блоке 7 при получении признака ко- .прерывание транслируется в устройство манды блокируется работа схемы приорите- 10 управления обменами (УПО), состоящее иэ та, устанавливается триггер работы памяти АЛУ 1, ЛЗУ 2, блока приоритета 3, регистра и шифруется код номера запросчика, про- выдачи4,регистраприема5, блокауправлешедшего схему приоритета. По переднему ния 6, на регистр 5 приема и далее на блок фронту триггера работы устанавливаются 3 приоритета. Блок 3 приоритета может счетчики размера и адреса и выдается в 15 быть выполнен на элементах К555ИВ1 или буферную память 20 код операции работы с других, выполняющих функций шифратора памятью. Номер запросчика через буфер- приоритетов. ную память 20 транспортируется в блок 8 Прерывание от :.КВ, если нет прерывадля коммутации выхода. ний более высокого приоритета и УПО не

Если пришла операция записи, то в бло- 20 занято отработкой какого-либо режима, поке 7 формируется ПТВ К-сигнал подтвержде- ступает в виде адреса на блок управления 6, ния команды, который через буферную который формирует управляющие воздейстпамять 20, блок 8 передается в блок 11 и вия,цля отработки данного прерывания. На затем в блок 13, После этого начинается арифметико-логическом устройстве 1 форнепосредственно запись массива. Данные 25 мируется команда для считывания регистра сопровождаются признаком ДАН. По при- прерывания СКВ, хранящего в памяти 14 ему данных модифицируются адрес и раз- указателей границ. Для этого команда помер и формируется строб записи; которые ступает на входной регистр 9 СКВ, затем на передаются в буферную память 20, По ис- дешифратор 12 команд, и поадресу, указанчврпании счетчика размера сбрасывается 30. ному в команде, из памяти 14 указателей триггер работы и обнуляются счетчики, границнавыходнойрегистр17считывается

Рзрешается работа схемы приоритета и регистр прерываний. Через регистр приема прием новых запросов. Данные и команды 5 прерываний записывается влокальное зав блок 7 передаются по одним и тем же поминающее устройство 2, и затем на АЛУ шинам, но с разными признаками. При пол- 35 1 начинается его обработка. учении операции чтения ПТВК не выдается, По шинам 25-1 входные данные постуно номер эапросчика формируется и пере- пают из ЛЗУ 2 на входные регистры 41, 42 дается аналогично операции записи. Дан- через коммутаторы 36, 37. Для выполнения ные. считанные из памяти 20, также циклических операций предусмотрена возсопровождаются полнотой, Формат слова 40, можность подавать на регистры 41, 42 даниз блока 8 показан на фиг.5. н ы е с ко м мутато ра 35. С ум ма то р 34

Сумматор количества передаваемых предоставляет собой арифметико-логичеданных находится в формователе 13 ко- ское устройство, выполняющее операции, манды. Команда для памяти 20 состоит из аналогичные выполняемым микросхемой кода операции, начальногоадреса иколиче- 45 100 ИП 181. ства слов. Очередность обращения к памяти Для хранения промежуточных результаопределяется блоком приоритета 59, На- тов вычислений предусмотрен регистр 43. чальный адрес через входной коммутатор 60 Регистр 44 служитдля приема результапересылается в регистр 62 и на дешифратор тов вычислений. По шине 26 выходные дан63-номер секции. В зависимости от номера 50 ные поступают на другие узлы устройства, секции выбирается константа иэ буфера 61 На выходе шифратора 40 находится двоичи записывается в регистр 64, Буфер 61 кон- ный номер старшей единицы полуслова, мастанты служит для хранения констант кор- ходя щегося на регистре 41. Для ректировки адреса, Буфер представляет организации работы по приоритетному собой постоянную память, адрес считыва- 55 принципу предусмотрена подача выходных ния которой определяется стробом дешиф- сигналов шифратора 40 на управляющие ратора 63 номера секции. Операнды с входы выделителя поля 39, регистров 62 и 64 поступают на сумматор ВДП 39 служит для маскирования груп65, новый адрес через регистр 66 адреса и пы разрядов в 32-разрядном поле. выходной коммутатор идет на исполнение При упр: 0 — 4: — нижняя граница поля;

1797722

16 упр: 5 — 9: — верхняя граница поля.

ВДП 39 имеет 32 информационных входа (от 38), 14 управляющих входов (22-2) и

32 информационных выхода.

Управляющие входы подразделяются на группы: упр: Π— 4: — первые 5 входов; упр: 5-9: — вторые 5 входов; упр 10 упр 11 — управление формированием выходных разрядов упр 12 упр 13

В регистре прерываний могут находиться следующие признаки:

1. В СКВ принята команда для УПО.

2. Массив БВВ загружен в память 20, Если эта команда для УПО, то блок управления 6 формирует последовательность управляющих сигналов для запроса этой команды из памяти 14 указателей границ СКВ и, получив ее, приступает к выполнению.

Выход ВДП зависит от управляющих сигналов.упр 10-13, а также маски, которая формируется по определенному закону.

В зависимости от значения групп сигналов упр: Π— 4: и упр; 5-9: образуется два

32-разрядных слова А и В по формуле: если номер разряда слова А меньше значения упр: Π— 4: то есть этот разряд -. О, иначе он равен 1; если номер разряда слова 8 меньше или равен значению ynp: 5-9: то есть этот разряд - 1, иначе он равен О.

Из слов А и В сложением по модулю 2 формируется 32-разрядная маска.

Выход ВДП формируется по следующей формуле: выход: - маска х (упр 13 + вход х упр 11) + маска х (вход х упр 12-+ упр 10).

Блок 6 управления содержит специализированную память для хранения стробов, называемую управляющей памятью (50).

Стробы управления считываются по командам, задаваемым на счетчик 52 адреса, через входной коммутатор 53 адреса. Считанное из памяти слово стробов управления поступает на выходной регистр 55. В этом, слове указывается, какие управляющие узлы надо открыть, какие операции следует выполнить в АЛУ 1, в ЛЗУ 2, на входных-выходных регистрах.

Часть поля слова управления, занятая под адрес безусловного перехода, на коммутатор адреса поступает при возврате из. подпрограммы — адрес возврата 54, Узел 51 управления премом адреса формирует управляющие сигналы для запуска счетчика 52 .адреса,.управления коммутатором 53 и регистром 54 возврата адреса, 5

Узел 51 управления запускается из АЛУ и блока 3 или сигналами иэ слова стробов шины 56 управления и осуществляет загрузку счетчика 52 адресча (режим загрузки) и установку режима счета (режим+1). На вход узла 51 поступают по шине 26 из АЛУ 1 результаты счета (>,<, - 0 и т.п,) и блокировки из блока 3 приоритета.

На выходе узла 51возникаютвыходные сигналы 58-1 (режим загрузки, когда результат счета по шине 56 равен и1и или есть стробы блокировки, иначе режим и+1и), сигналы 58-2 (в отсутствие блокировок из блока

3 на 58 — 2 подается часть стробов 560, сигналы 58-3 - 1 при наличии "1и на шине 56.

В ПВВ используются следующие одиночные команды: установить ПВВ в начальное состояние; установить канал в начальное состояние: остановить ПВВ, канал; запись в регистры ПВВ; старт ПВВ, канала, устройства.

Если в регистре прерываний установлен признак, что массив БВВ в КЕШ, УПО запрашивает в СКВ указатели из памяти 14 указателей границ.

В указателей содержится информация о массиве БВВ в память 20: начальный и конечный адрес; размер массива.

На АЛУ 1 формируется запрос по чтению БВВ из памяти 20 в ЛЗУ 2 управления обменами, Второй этап — запуск устройства.

Для этого в ЛЗУ 2 считается элемент таблицы устройств и очередей, Из БВВ формируются команды запуска канала и устройства УСК (управляющее слово канала) и СПУ (слово периферийного устройства). Блок 6 управления по шине связи с каналом вводавывода передает УСК и СПУ в канал. Если канал не занят другими работами, например отработкой внимания от устройства, он запускает устройство на обмен.

Третий этап — окончание обмена и пересылка ДР в цП, После завершения обмена в канале формируется дескриптор, в котором указывается результат работы канала. Канал выставляет запрос на передачу дескриптора и, если в УПО нет работ с более высоким приоритетом, он через блок 3 приоритета в виде адреса транслируется в блок управления для запуска временной диаграммы завершения обмена.

УПО, получив дескриптор обмена из канала, анализирует его и, если есть сбой, повторяет запуск устройства. Если сбоя не было, ДР записывается в БВВ, В памяти 14 указателей границ хранятся указатели на массивы ДР в память 20 ПВВ, С этими укааатаааии работают УПО и СКВ. Сиитаа ати

1797722

10 указатели, в ЛЗУ 2 УПО формирует адрес записи БВВ с ДР в память 20 и затем прерывает СКВ. СКВ, получив прерывание, устанавливает связь с ЦП и перекачивает массив БВВ с ДР в память ЦП. Таким образом, завершается цикл от формирования запроса на данные в памяти ЦП до получения результата обмена, Формула изобретения

1. Процессор ввода-вывода, содержащий эрифметико-логическое устройство, локальное запоминающее устройство, регистр выдачи, регистр приема, входной коммутатор, первый выходной демультиплексор, группу блоков обмена и блок управления, первый, второй, третий и четвертый выходы которого подключены соответственно к входу синхронизации регистра выдачи, входу операции арифметико-логического устройства, входу режима логического запоминающего устройства и входу синхронизации регистра приема, первый выход которого соединен с первым информационным входом локального запоминающего устройства, первый выход которого подключен к информационному входу арифметика-логического устройства, выход которого соединен с входом операции блока управления, информационный вход регистра выдачи подключен к второму выходу локального запоминающего устройства. первый и второй выходы регистра выдачи соединены соответственно с первым информационным входом входного коммутатора и входом задания команд блоков обмена группы, первый и второй информационные входы регистра приема подключены соответственно к третьим выходам блоков обмена группы и

nepsoMy выходу первого выходного демультиплексора, второй выход которого подключен к информационным входам блоков обмена группы, третий выход первого выходного демультиплексора подключен к второму информационному входу входного коммутатора, входы-выходы блоков обмена группы образуют вход-выход устройства для подключения к входам-выходам внешних устройств, отличающийся тем, что, с целью повышения производительности и расширения функциональных возможностей за счет обеспечения перезапуска обмена при сбоях, в него введены блок приоритета, входной регистр, два выходных регистра, злемент задержки, входной демультиплексор данных и команд, дешифраВведение новых узлов СКВ и буферной памяти 20 позволило совместить работу каналов обмена с передачей данных в память

ЦП. Значительно уменьшилось количество обращений за служебной информацией в память ЦП, так как карта работ ПВВ полно- стью перенесена в память 20. Появилась возможность перезапуска обменов, прошедших со сбоем вмешательства ЦП. тор команд, формирователь команд, блок памяти указателей границ. первый и второй блоки буферной памяти и второй выходной демультиплексор, причем вход блока приоритета подключен к второму выходу регистра приема, выход блока приоритета соединен с адресным входом блока управления, пятый выход которого подключен к входу синхронизации входного регистра, информационный вход которого подключен к третьему выходу регистра выдачи, выход входного регистра соединен с первыми информационными входами блока памяти указателей границ и второго блока буферной памяти и входом дешифратора команд, первый выход которого соединен с первым информационным входом первого выходного регистра, второй выход дешифратора команд соединен с управляющим входом входного демультиплексора данных и команд, информационный вход которого является входом устройства для подключения к выходу центрального процессора. второй информационный вход блока памяти указателей границ соединен с первым выходом формирователя команд, второй выход которого через второй выходной регистр подключен к третьему информационному входу входного коммутатора, выход которого подключен к входу первого блока буферной памяти, выход которого соединен с входом первого выходного демультиплексора, третий выход которого соединен с входом элемента задержки, первый и второй выходы которого подключены к информационному входу формирователя команд и первому информационному входу второго блока буферной памяти, третий вход которого соединен с выходом входного демультиплексора данных и команд, второй выход которого соединен с командными входами формирователя команд и блока памяти указателей границ, первый выход которого подключен к информационному входу первого выходного регистра, командный вход которого соединен с первым выходом второго блока буферной памяти, второй выход которого соединен с

1797722

20 информационным входом второго выходного регистра, выход первого выходного регистра подключен к третьему информационному входу регистра приема, второй выход блока памяти указателей границ соединен с вторым информационным входом формирователя команд, третий выход второго блока буферной памяти соединен с входом второго выходного демультиплексора, выход которого является выходом устройства для подключения к входу центрального процессора.

2. ПроцессорпопЛ,отличающийся тем, что арифметико-логическоеустройствосодержит сумматор, три коммутатора, сдвигатель, выделитель поля, шифратора, два входных регистра, промежуточный регистр сумматора, выходной регистр сумматора, регистр шифратора, два сумматора по модулю два, причем первые информационные входы первого и второго коммутаторов соединены с информационным входом устройства, вторые информационные входы первого и второго коммутаторов подключены к выходу третьего коммутатора, выход первого коммутатора через первый входной регистр соединен с информационными входами шифратора, сдвигзтеля и первым информационным входом суммзтора, второй информационный вход которого подключен через второй входной регистр к выходу второго коммутзтора, выхода шифратора соединен с первым информационным входом и через первый сумматор по модулю два с вторым информационным входом регистра шифратора, выход которого подключен к выходу устройства, выход сдвигателя через выделитель поля соединен с первым информационным входом третьего коммутатора. второй информационный вход которого и вход промежуточного регистра сумматора подключены к выходу. сумматора, выход промежуточного регистра соединен с третьим информационным входом третьего коммутатора, выход которого соединен с первым информационным входом и через второй сумматор по модулю двз с вторым информационным входом выходного регистра сумматора, выход которогО подключен

¹: выходу устройства, управляющие входы первого, второго и третьего коммутаторов, входы синхронизации nepeoro и второго входных регистров, управляющие входы сумматора, сдвигателя, вход синхронизации регистра шифратора, управляющий вход выделителя поля и входы синхронизации промежуточного регистра сумматора и выходного регистра сумматора соединены с входом операции устройства.

3, Процессорnon..1,отличающийся тем, что блок управления содержитуправляющую память, узел синхронизации приема адреса. счетчик адреса, коммутатор, регистр адреса возврата, выходной регистр, причем первые информационные входы узла синхронизации приема адреса и коммутатора соединены с адресным входом блока, вход операции блока соединен с вторыми информационными входами коммутатора и узла синхронизации приема адреса, управляющий вход которого подключен к первой группе выходов выходного регистра, вторая группа выходов которого соединена с третьим информационным входом и через регистр адреса с четвертым информационным входом коммутатора, первая, вторая и третья группы выходов узла синхронизации приема адреса подключены соответственно к тактовому входу счетчика адреса, управляющему входу коммутатора и входу синхронизации регистра адреса, выход коммутатора через счетчик адреса соединен с информационным входом управляющей памяти, выход которой подключен к информационному входу выходного регистра, третья, четвертая, пятая, шестая и седьмая группы выходов выходного регистра подключены соответственно к первому, второму, третьему, четвертому и пятому выходам блока, 4. Процессор поп1, отличающийся тем, что формирователь команд содержит блок приоритета, входной коммутатор, буфер константы; три регистра адреса. сумматор, дешифратор номера секции, регистр количества, выходной коммутатор, причем первый и второй информационные входы формирователя подключены .соответственно к первому и второму информационным входам входного коммутатора, первый управляющий вход которого соединен с комзндным входом формирователя и подключен также к входам синхронизации первого, второго и третьего регистров адреса, управляющему входу сумматора, входу синхронизации регистра количества, управляющим входам выходного коммутатора и блока приоритете, выход которого подключен к второму управляющему входу второго коммутатора. выход которого соединен с информационными входами первого регистра адреса, дешифратора номера секции и первым информационным входом второго регистра адреса, второй информзционный вход которого через буфер констант подключен к выходу дешифратора номера секции. выходы первого и второго регистров адреса соединены соответственно с первыми и вторыми информационными входами сумматора, выход которого подключен к информационному входу регистра количества и

22

1797722

21 первому информационному входу третьего регистра адреса, второй информационный вход которого подключен к командному входу формирователя, выходы третьего регистра адреса и регистра количества соединены соответственно с первыми и вторыми информационными входами выходного коммутатора, первый и второй выходы которого являются соответственно первым и вторым выходами формирователя, 1797722

1797722

yllpNNnсмй,ANrANею (Ь Р ФФЪ г

/уремс лгвг

ФОРРювр ааай ир Я.ура g

ФжЮ

Составитель А. Бочаров

Техред М.Моргентал Корректор Н.Гунько

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101.Заказ 670 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5