Многопроцессорная вычислительная система

 

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих систем. Целью изобретения является повышение надежности в работе за счет сохранения работоспособности системы при кратных отказах и сокращения отключения управляющего устройства при разных длинах программ , выполняемых подчиненными устройствами обработки информации. Система содержит Н устройств обработки информации , М устройств ввода-вывода и запоминающее устройство, причем каждое устройство обработки информации содержит вычислительный блок, первый и второй блоки отключения, формирователь импульсов , триггер управления и элемент И. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)s G 06 F 15/16

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОспАтент сссР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4918384/24 (22) 11.03.91 (46) 07.06.93. Бюл. 1ч 21 (71) Киевский политехнический институт им.

50-летия Великой Октябрьской социалистической революции (72) В,И.Жабин, Г.В.Гончаренко, В.В.Ткаченко и В.И.Кожевников (56) Авторское свидетельство СССР

М 744589, кл. G 06 F 15/16, 1981.

Авторское свидетельство СССР

М 1524063, кл. G 06 1= 15/16, 1989. (54) МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано для

Изобретение относится к вычислительной технике и может быть использовано при построении надежных мультиплексорных систем с возможностью отключения отказавшего процессорного блока и замены его исправным.

Целью изобретения является повышение надежности в работе за счет сохранения работоспособности системы при кратных отказах и сокращения времени отключения управляющего устройства при разных длинах программ, выполняемых подчиненными устройствами обработки информации.

На фиг. 1 дана структурная схема многопроцессорной вычислительной системы; на фиг. 2 — структурная схема модуля отключения.

Многопроцессорная вычислительная система, представленная на фиг, 1, содер Ы „„1820391 А1 построения быстродействующих систем.

Целью изобретения является повышение надежности в работе за счет сохранения работоспособности системы при кратных отказах и сокращения отключения управляющего устройства при разных длинах программ, выполняемых подчиненными устройствами обработки информации. Система содержит Н устройств обработки информации, М устройств ввода-вывода и запоминающее устройство, причем каждое устройство обработки информации содержит вычислительный блок, первый и второй блоки отключения, формирователь импульсов, триггер управления и элемент И. 2 ил, жит устройства обработки информации 1.1, 1.2...., 1.п, системный канал 2 обмена информацией, входы 3 и 4, шину 5 отключения управляющего процессора, запоминающее устройство 6, устройства ввода-вывода

7.1,...,7m, вспомогательную шину 8, 9, 10.

В состав каждого процессорного блока

1Л входят первый блок отключения процессора 11.1, формирователь импульсов 12.1, элемент И 13Л, триггер управления 14.1, второй блок отключения 15.1, вычислительный блок 16Л.

Второй блок отключения (см. фиг. 2) содержит первый триггер ЗЗЛ, второй триггер

34Л, третий триггер 35Л, первый элемент

ИЛИ 36Л, второй элемент ИЛИ 37.1. первый элемент И 38.1, второй элемент И 39,1, первый формирователь импульса 40.1, второй формирователь импульса 41Л, первый бу1820391 ферный элемент 42,i, второй буферный элемент 43.!, третий буферный элемент 44.i.

Система работает следующим образом.

Устройство обработки информации 1.1, например, на вход 17.1 которого подается высокий уровень с входа 3 системы, выполняет функции управляющего блока. Кроме того. в момент установления устройства обработки информации 1,1 статуса управляющего устанавливаются в исходное состояние первые блоки отключения 11.Ë всех процессорных блоков 1.

Это происходит следующим образом.

При возникновении на входе 17.1 блока

1.1 уровня логической "1" (это означает, что данный блок должен принять функции управляющего, если, конечно, он не был отключен ранее), на выходе формирователя

40.1 формируется импульс, который с выхода буфера 42 поступает в линию 8 и сбра. сывает триггеры 33 — 35 во всех блоках 1.!, Длительность этого импульса должна быть достаточна для надежного сброса этих триггеров, т,е. г4 ) т р, где ттр время переключения триггера. Через время ту -- г -- (3 — 4)(тр схемы модулей 11 надежно установятся в исходное состояние: выходы триггеров 33.! — 35 (! = 1п) и линии 8 — 10 будут находиться в состоянии логического "0". Так как ty меньше длительности выполнения любой команды блоком 12 при условии реализации всех блоков 1.! (! = 1,й) на единой элементной базе, то процесс установки в исходное гостояние модулей 11.i завершится до начала работы управляющего блока 1.1 и, следовательно, не повлияет на работу системы. На входах 17.2...„ 17.п процессорных блоков

1,2,..., 1.п устанавливается низкий уровень — эти устройства обработки информации являются подчиненными.

Управляющее устройство 1.1 имеет доступ к запоминающему устройству 6, устройствам ввода-вывода 7,1...„7м, а также через соответствующие порты ввода-вывода (шины 27.1,...,27,n) — к подчиненным устройствам 1;2,...,1.п. Оно может передавать команды для подчиненных устройств

1,2,...,1,п и читать слово состояния этих про. цессорных блоков. Соответствующими командами осуществляется запуск процессорных блоков 1.2,...,1 и, отключение при неисправности одного или нескольких подчиненных процессорных блоков, а также обеспечивается доступ к их внутренней памяти, В начале работы системы управляющее устройство 1.1 осуществляет инициализацию. т.е. загружает данные и программы во внутреннюю память подчиненных процессорных блоков и производит их запуск. Для загрузки данных и программ в подчиненные устройства 1.2,...,1.пподае,тся команда "Открыть внутреннюю память", затем осуществляются циклы обращения к открь.той внутренней памяти, после чего внутренняя память закрывается командой "Закрыть внутреннюю память". После этого по команде "Пуск", которая поступает поочередно на

10 каждое устройство 1.2,...,1.п, подчиненные устройства начинают выполнять свои программы. Далее запускается таймер в управляющем устройстве 1.1, который через одинаковые промежутки времени. называе15 мые тактом системы, осуществляет прерывание работы управляющего устройства 1.1.

Такт системы выбирается в зависимости от времени выполнения программ подчиненными устройствами 1.2,...,1.п.

20 После запуска таймера управляющее устройство 1.1 выполняет свою основную программу, которая будет приостановлена очередным прерыванием от таймера. По этому прерыванию устройство 1.1 переходит нз подпрограмму проверки работоспособности и запуска подчиненных устройств

1.2,...,1.п. При этом поочередно читаются слова состояния каждого устройства

1.2,...,1,п. Если в слове состояния блока 1,! е разряде "Готовность" записана "1", а в разряде "Пуск" — "0", то управляющее устройство 1,1 переходит к анализу слова-состояния блока 1 !+1. Если же отсутствует "1" в разряде Готовность" или имеется "1" в разряде

35 "Пуск", то подчиненное устройство считается отказавшим и отключается командой "отключить процессорный блок", После эт го управляющее устройство 1.1 останавливает свой таймер и переходит к программе ини40 циализации системы. При этом осуществляется перераспределение задач для оставшихся процессорных блоков, загрузка данных и программ в эти блоки. Затем осуществляется их запуск. запускается таймер

45 управляющего устройства 1.1, после чего последний приступает к выполнению своей основной программы. Если при выполнении подпрограммы по прерыванию от таймера устройства 1,1 устройства отсутствуют, то

50 осуществляется поочередный запуск подчиненных устройств и возврат иэ подпрограммы.

Каждое подчиненное устройство

1.2,...,1.п работает следующим образом.

8 начале каждого системного такта подчиненное устройство 1.! ожидает запуска, т.е. анализирует разряд "Пуск" своего слова-состояния (установив единицу в разряд

"Готовность" ), При появлении единицы в разряде "Пуск" снимает "Готовность" и

1820391

"Пуск", после чего оно запускает свой таймер и переходит на выполнение основной программы, после завершения которой устанавливает в единицу разряд Готовность" слова-состояния.

Если управляющее устройство 1 1 выходит из строя, то оно заменяется работоспо,собным, которое находится справа (см. фиг.

1) от блока 1 1 (не считая отключенные), Например, если отключенные устройства отсутствуют, то функции управляющего начинает выполнять устройство 1.2. Это осуществляется следующим образом, Как показано выше; устройства

1.2,...,1.п вначале каждого системного такта ожидают сигнал "Пуск" от управляющего устройства 1.1. При атом, если сигнал не поступает, например, в начале 3-го такта, подчиненное устройство, например 1.К переходит на подпрограмму прерывания от своего таймера. При этом происходит выработка сигнала о неисправности управляющего устройства на выходе 23.k. вычислительного блока 1.б.k (т.е. сбрасывается разряд "Нет управляющего процессо. ра" слова состояния блока 1.k), при этом уровень логического "0" поступает на тактирующий вход триггера 14-;k и на вход 22.k блока 15.К Одновременно, с этим анализируется разряд "УПВ" слова-состояния. При этом по отрицательному фронту переключается триггер 34Лс, на выходе которого устанавливается уровень логической "1".

Так как на линии 10 присутствует уровень логического "0", триггер 35.k переключается, на соответствующих входах элементов 38.k, 39ЛК 44.k устанавливается уровень логической 1". После этого на линии

10 с выхода буфера 44Л формируется уровень логической "1", запрещающий переключение триггеров 35,k всех блоков 1,i (i = / 1,n), и поступает далее на вход 30.1 устройства 1.1, так как триггер 35.1 не может быть установлен в единичное состояние, т,к. блок

1.1 — управляющий, то высокий уровень формируется на выходе элемента И 39.1 и с выхода 31.1 блока 1 1 поступает на вход 30.2 блока 1.2.

Если этот блок не обнаружил нока неисправности управляющего устройства 1.1, т.е. триггер 35.2 блока 15,2 не установлен в единичное состояние, высокий уровень формируется с выхода 31.2 на входе 30.3 блока 1.3. Этот процесс будет продолжаться до первого устройства 1.k, которое обнаружилр отказ управляющего устройства и, следовательно, триггеры 34 k и 35.k которого установлены в единичное состояние. В этом случае высокий уровень с входа 30.К если на линии 9 нет уровня логической "1" ° что необходимо для исключения одновременного срабатывания двух модулей 15.i, попадает на вход формирователя 41ЛК после чего на выходе элемента 41.k формируется импульс, который сбрасывает триггер

34.k и через буфер 43.k поступает на линию

9.

Так как все триггеры 33.i (i = 1.п) после начальной установки находятся в нулевом состоянии {на инверсном выходе — высокий уровень), то на входах 28Л модулей 11,l (! =

2.n) установлен уровень логического "0", который удерживает соответствующие триггеры ЗЗЛ.(i = 2.п) в нулевом состоянии, На выходе же 28.1 модуля 15.1 — высокий уровень, поскольку он соединен с входом 4 системы.

Таким образом, при возникновении первого импульса на линии 9 переключается

20 триггер 33.1, на выходе которого устанавливается уровень логической "1". Этим же импульсом сбрасываются все триггеры 35Л (i =

Гй) на линиях 8 и 10, а также входах ЗОЛ (I =

1й) модулей 15Л, по окончании импульса на выходе формирователя 41.k и на линии 9

25 устанавливается уровень логического "0".

Если к этому моменту времени есть устройства, обнаружившие отказ управляющего блока, т,е. установившие в единичное состо30 яние триггеры 34Л соответствующих моделей 15.l, то формирование второго и последующих импульсов на линию 9 будет происходитьаналогично первому, Таким образом на линии 9 будет столько импульсов, ли отказ управляющего процессорного блока. В результате этого будут последовательно срабатывать триггеры 34.i модулей 11Л.

Момент отключения управляющего устройства определяется положением. перемычки 45.1. т.е. если перемычка расположена в блоке 1,Ь (45.Ь), то после того как в подчиненных процессорных блоках

40 обнаружат отказ управляющего блока (на линии 9 сформируется Ь импульсов), срабатывает триггер 33.Ь и с его выхода через перемычку 45.Ь высокий уровень установится на выходе 25.Ь блока 1.Ь, откуда попадает на шину отключения управляющего процессора 5.

С входа 24.1 этот уровень логической "1" через формирователь 12.1 поступит на тактируюший вход блока 11.1. В результате на выходе блока 11.1 установится уровень логической "1", при этом устройство 1.1 отключается и на вход 17.2 блока 1.2 поступает высокий уровень, устанавливающий в единицу разряд "УПВ" слова-состояния, устройство 1.2 начинает выполнять функции

35 сколько подчиненных устройств обнаружи-.

1820391 управляющего. В остальных устройствах информационному входу триггера управле1.3,...,1.п разряды "УПВ" останутся в нуле, . нияитретьемууправляющемувходувычисЗти поочередно. анализируют разряды лительного бло«а, выход элемента И

"Пуск" и "УПВ" своего слова-состояния и является выходом признака ведущего устпосле установки разряда "Пуск" в единицу, 5 ройства обработки информации первый инт,е. пасле команды "Пуск" отуправляющего формационный выход вычислительного устройства 1.2, будут выполнять функции .. блока подключен к входу синхронизации подчиненных процессорных блоков. Кроме триггера управления, второй информационтого, при отключении устройства IЛ,,как вы- ный выход вычислительного блока подклюполняющега функции управляющего, так и 10 чен к информационному входу первого подчиненного, уровень логической "1" c вы- : .:блока отключения, второй управляющий хада блока 11Л устанавливается на входе вход которого подключен к выходу форми21.| и модуля 15;I. В результате этого сбра- . рователя импульсов; вход которого подклюсываются в ноль триггеры 34Л и 35..l и удер- чен к входу признака отключения живаются .. в: этом . состоянии, 15 устройства обработки информации, инфорсоответствующий модулю 15Л не формирует мационные входы-выходы устройства обраимпульсналинию9,, .;. ::;,... ботки информации подключены к

Если в процессе дальнейшего функцио- информационным входам-выходам вычиснирования системы выйдет из строя устрой- лительного блока, отличающаяся тем, ство 1,2, то оно будет: заменей следующим 20 что,с целью повышения надежности за счет за ним справа (не отключенным)..Если в сохранения работоспособности системы системе предусмотрены резервные устрой- : при кратных отказах и сокращения времени ства, то отказавшие могут быть заменены .отключения управляющего устройства при резервными, что не вызывает сйижения:.: .разных длинах программ, выполняемых производительнос и системы,. В случае, ког-, 25 подчиненными устройствами обработки инда резервные устройства в системе отсутст- . формации, в многопроцессорной вычисливуют, после очередного. отказа тельной. системе выход признака осуществляется перераспределение задач неисправности и выход признака установки между оставшимися устройствами, при в исходное состояние а-го устройства обраэтом система будет выполнять свои функ- 30 ботки информации подключены соответстции, хотя и с,меньшей. производительно- вейно к управляющему входу и входу стью. начальной установки (а+1)-го устройства обФо р мул а и зоб рете н и я . работки информации, вход начальной устаМногопроцессорная. вычислительная новки системы подключен к входу система, содержащая Н устройствобработ- 35 начальной установки первого устройства ки информации, М устройств ввода-вывода обработки информации,. входы отключения и запоминающее устройство, причем ин- и выходы признака отключения всех устформационные входы-выходы всех уст-. ройств обработки информации соединены ройств обработки через системную между собой через системную магистраль магистраль адреса данных подключены к 40 отключения, первые, вторые итретьиуправинформационным входам-выходам запоми- ляющие входы-,выходы всех устройств обранающего устройства и всех устройств ввода- ботки информации и первый управляющий вывода, выход признака ведущего а-ro . вход первого устройства обработки инфорустройства обработки информации (где мации соединены между собой через сиса=1,...Н-1) подключен к входу признака ве-. 45 темную управляющую магистраль, вход дущего (а+1)-ra устройства обработки ин- единичного потенциала системы подключен формации, при этом каждое устройство к входам единичного потенциала всех устобработки содержит. вычислительный блок, ройств обработки информации, при этом в первый блок отключения, триггер управле- каждое. устройство обработки информации ния, элемент И и формирователь импульсов, 50 введен второй блок отключения, а в каждом причем в каждом устройстве обработки ин- устройстве обработки первый информациформации выход триггера управления сое- онныи выход вычислительного блока поддинен с первым управляющим входом . ключен к входу синхронизации второго вычислительного блока и первым управляю- блока отключения, вход признака ведущего щим входом первого блока отключения, вы- 55 устройства обработки подключен к первому ход которого подключен к второму управляющему входу второго блока отклю. "управляющему входу вычислительного бло- чения, первый, второй и третий выходы кока и первому входуэлемента И, второй вход торого подключены соответственно к .которого подключен к входу признака веду- выходу признака неисправности устройства щего устройства обработки информации, к обработки информации, выходу признака

1820391

10 начальной установки устройства обработки информации, выход первого блока отключения подключен к второму управляющему входу второго блока отключения, управляющий вход и вход начальной установки уст- 5 ройства обработки информации подключены соответственно к третьему и к четвертому управляющим входам второго блока отключения, первый, второй и третий управляющие входы-выходы которого явля- 10 ются соответственно первым, вторым и третьим уп равляющимй входами-выходами устройства обработки информации, вход единичного потенциала устройства обработки -информации подключен к входу еди- 15 ничного потенциала второго блока отключения, причем второй блок отключения процессора содержит три триггера, два элемента ИЛИ, два элемента И, два формирователя импульса и три буферных элемен- 20 та, первый управляющий вход-выход блока отключения подключен к входу синхронизации первого триггера. первому входу первого элемента ИЛИ, первому входу первого элемента И и выходу первого буферного 25 элемента, вторОй управляющий вход-выход блока отключения подключен к первому входу второго элемента ИЛИ, второму входу первого элемента ИЛИ, входу установки в

"0" первого триггера и выходу второго бу- 30 фернаго элемента, третий управляющий вход-выход блока отключения подключен к вхадусинхрониэации втораготриггера и выходу третьего буферного элемента. первый управляющий вход блока отключения подключен к входу первого формирователя импульса, выход которого подключен к информационному входу второго буферного элемента, второй управляющий вход блока отключения подключен к второму входу второго элемента ИЛИ и третьему входу первого элемента ИЛИ. выход которого подключен к входу установки в "1" второго триггера, выход которого подключен к второму входу первого элемента И, информационному входу третьего буферного элемента и первому входу второго элемента

И, выход которага подключен к первому вы ходу блока отключения, третий управляющий вход которого подключен к второму входу второго элемента И и третьему входу первого элемента И, выход которого подключен к входу второго формирователя импульса, выход которого подключен к информационному входу первого буферного элемента и третьему входу второго элемента ИЛИ, выход которого подключен к входу установки в "0" третьего триггера, выход которого подключен к информационному входу второго триггера, вход синхронизации и вход единичного потенциала блока отключения подключены соответственна к входу синхронизации и информационному входу третьего триггера, выход первого триггера подключен к второму и третьему выходам блока отключения.

1820391

29 4

3/4

Составитель Т. Смирнова

Редактор С. Кулакова Техред M.Mîðãåíòàë Корректор О. Кравцова

Заказ 2031 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101