Устройство коммутации широкополосных сигналов

 

Изобретение относится к i ехнике связи. Цель - повышение быстродействия. Устройство содержит матрицу 1, входные линии 2, выходные линии 3,- входные усилители 4, выходные усилители 5, узлы 6 коммутации точек коммутации. При поступлении по одной из входных линий 2 сигнала становится проводящим соответствующий узел 6, производя пропускание входного сигнала. При этом дифференциальный выходной усилитель 5 работает в триггерном режиме. 5 з.п. ф-лы, 6 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1838887 АЗ (51)5 Н 04 M 3/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССP (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ (21) 4203455/09 (22) 06.10,87 (31) P 3644154.1 (32) 07.10,86 (ЗЗ) DE (46) 30.08,93. Бюл. N. 32 (71) Сименс АГ (ОЕ) (72) Рюдигер Хофманн (DE) (56) Патент СССР по заявке N 4203355/09, приоритет 17.09.86. полож.реш.30.05.90 r. (54) УСТРОЙСТВО КОММУТАЦИИ ШИРОКОПОЛОСНЫХ СИГНАЛОВ

Изобретение относится к технике связи и может быть использовано в узлах коммутации.

Цель изобретения — повышение быстродействия, На фиг, 1 представлена структурная электрическая схема устройства коммутации широкополосных сигналов; на фиг, 2 — 4 — примеры реализации элемента коммутации; на фиг. 5 — структурная электрическая схема выходного дифференциального усилителя с триггерной характеристикой; на фиг: 6 — временные диаграммы работы устройства.

Устройство коммутации широкополосных сигналов содержит матрицу 1 точек коммутации, входные линии 2, выходные линии

3, входные усилители 4; выходные дифференциальные усилители 5, узлы 6 коммутации точек коммутации, каждый из которых содержит схему 7 управления и элемент 8 коммутации, содержащий переключающий транзистор 9, дополнительный транзистор (57) Изобретение относится к i ехнике связи.

Цель — повышение быстродействия. Устройство содержит матрицу 1, входные линии 2, выходные линии 3, входные усилители 4, выходные усилители 5, узлы б коммутации точек коммутации. При поступлении по одной иэ входных линий 2 сигнала становится проводящим соответствующий узел 6, производя пропускание входного сигнала. При этом дифференциальный выходной усилитель 5 работает в триггерном режиме. 5 з.п. ф-лы, б ил.

10, второй дополнительный транзистор 14 и дополнительный переключающий транзистор 15, Элемент коммутации содержит также считывающий транзистор 11, транзистор

12 предварительного заряда, дополнитель- д ный транзистор 13 предварительного заряда и источник 16 питания, Входной дифференциальный усилитель

15 (фиг. 5) содержит инверторы 17, каждый из которых содержит первые транзисторы 00

18, вторые транзисторы 19, блок 20управле- 00 ния, содержащий третьи транзисторы 21 и четвертые транзисторы 22, Во время предваринепаиои фазы рн оба 3 сигнальных провода выходных линий 3 мат- м г рицы заряжаются через соответствующий транзистор 12 или 13 предварительного заряда до рабочего потенциала (фиг. б,в), для чего выполненные на основе р-канальных транзисторов транзисторы 12 и 13 предварительного заряда становятся проводящими в результате сигнала 0" тактового импульса. Одновременно образованные и1838887 канальными транзисторами считывающие транзисторы 11 управляются противоположно с помощью того же сигнала "0" тактового импульса, т.е, запираются так, что зарядка обоих сигнальных проводов выходных линий 3 матрицы 1 может осуществляться независимо от управления соответствующими переключающими транзисторами 9 и 15 и каждого из дополнительных транзисторов 10 и 14 отдельных пар элементов 8 коммутации на входной линии 2, При этом иногда может создаваться соответствующий каждому коммутируемому биту потенциал (или удерживаться), как это показано на фиг. 6,6.

Во время последующей основной фазы

pt> с помощью сигнала "1" тактового импульса (фиг. G,г) производится запирание предварительно заряженных транзисторов 12, 13 и одновременно деблокирование считывающего транзистора 11. Если начинают проводить переключающие транзисторы 9 и

15 в результате прикладываемого к управляющему входу (в данном примере "1 )коммутационного (фиг. б,а) сигнала (точка связи находится в состоянии пропуска), то в соответствующих пропускаемому биту и существующих на обоих сигнальных проводах соответствующей входной линии 2 состояниях сигнала производится разрядка сигнальных проводов выходной линии 3, связанной с этой входной линией 2 через соответствующий элемент 8 коммугации, или остается уровень установленного во время предварительной фазы ph потенциала.

Если на сигнальном проводе соответствующей входной линии 2 устанавливается состояние сигнала "0" (фиг. 6,6) и в соответствии с этим заперт (n-канальный) дополнительный тран=истор 10 или 14 соответствующей пары элементов 8, то,соответствующий сигнальный провод выходной линии 3 не разряжается через задействованный элемент 8, а удерживает, если нет никаких других подводящих к этой выходной линии 3 точек связи, находящихся в состоянии пропускания.

Если, напротив, на только что рассмотренном сигнальном проводе входной линии

2 имеется состояние сигнала "1" (фиг. 6,6) и, следовательно, дополнительный транзистор 10 или 14 рассмотренной пары элементов 8.становится проводящим так же, как и переключательный транзистор 9 или 14 и соответствующий считывающий транзистор

11, то разряжается соответствующий сигнальный провод выходной линии 3 через этот элемент 8 коммутации и приводится к потенциалу "0".

55 ходного дифференцильного усилителя, провода входнойлинии — с дифференциалы ыми выхо,:,ами входного усилителя, а управляющий электрод дополнительного переключающего транзистора соединен с

Через деблокированный по своему управляющему входу узел 6 производится пропускание соответствующего входного сигнала в инвертированном виде, Формула изобретения

1. Устройство коммутации широкополосных сигналов, содержащее матрицу точек коммутации, узлы коммутации точек коммутации, содержащие схему управления и элемент коммутации, содержащий основной переключающий транзистор и первый дополнительный транзистор, при этом управляющий электрод основного переключающего транзистора соединен со схемой управления, а управляющий электрод первого дополнительного транзистора — с сигнальным проводом соответствующей входной линии матрицы, первый лектрод основного переключающего транзистора соединен с первым электродом первого дополнительного транзистора, второй электрод которо о соединен через считывающий транзистор с од. им полюсом источника питания, управляющий электрод считывающего транзистора соединен с управляющим электродом транзистора предварительного заряда, первый электрод которого соединен с другим полюсом источника питания, а второй электрод — с вторым электродом основного переключающего транзистора и с сигнальным проводом выходной линии, о тл ича ющеес ятем, что, с целью повышения быстродействия, введены дополнительный переключающий транзистор и второй дополнительный транзистор, первый электрод которого соединен с.первым электродом дополнительного переключающего транзистора, второй электрод второго дополнительного транзистора — с вторым электродом первого дополнительного транзистора, второй электрод-дополнительного переключающего транзистора соединен с первым электродом дополнительного транзистора предварительного заряда и с вторым сигнальным пр водом выходной линии, управляющий электрод второго дополнительного транзистора соединен с вторым сигнальным проводом входной линии, а управляющий и второй электроды дополнительного транзистора предварительного заряда соединены соответственно с управляющим и вторым электродами транзистора предврительного ряда, при этом провода выходной линии соединены с входами вы1838887 управляющим электродом первого переключающего транзистора, 2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что вторые электроды дополнительных транзисторов обьединены вертикалью. 5

3. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что вторые электроды дополнительных транзисторов обьединены горизонталью.

4. Устройство по п.1, отл и ч а ю щее- 10 с я тем, что основной и дополнительный переключающие транзисторы, первый и второй дополнительные транзисторы, а также считывающий транзистор являются транзисторами п-типа, а основной и допол- 15 нИтельный транзисторы предварительного заряда являются транзисторами р-типа.

5, Устройство по и. 1, о т л It ч а ю щ е ес я тем, что все транзисторы являются транзисторами п-типа, 6. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что выходной усилитель содержит два перекрестно соединенных инвертора, каждый из которых содержит два последовательь но соединен н ых пе рвых транзистора, управляющие входы которых соединены через соответствующие вторые транзисторы с одним полюсом источника питания, и соединенный с инверторами блок управления, содержащий две пары третьих транзисторов, соединенных с другим полюсом источника питания, к которому подключены четвертые транзисторы, управляющие электроды которых подключены к тактовому входу.

1838887

1838887

1б 1б 8 5 1Е

Составитель В. Грачев

Редактор M.ÊóçíåöoBà Техред М.Моргентал Корректор П. Гереши

Заказ 2929 Тираж .Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101