Устройство синхронизации м-последовательности
Изобретение относится к области электротехники, в частности к радиотехнике, и может быть использовано в системах связи различного назначения для ускоренной синхронизации шумоподобных сигналов в условиях интенсивных помех. Техническим результатом изобретения является обеспечение поиска ансамбля сигналов с различной структурой псевдослучайных последовательностей. Технический результат достигается тем, что в известное устройство введены последовательно соединенные инвертор, схема И, адресный счетчик и постоянное запоминающее устройство, выход которого соединен с третьим входом первого адресного генератора, при этом первый выход решающей схемы соединен с входом инвертора, а второй выход блока быстрого корреляционного преобразователя соединен с вторым входом схемы И. 10 ил. 
Предлагаемое изобретение относится к радиотехнике и может быть использовано в системах связи различного назначения для ускоренной синхронизации шумоподобных сигналов (ШПС) в условиях интенсивных помех.
Известно аналогичное устройство синхронизации ШПС, например устройство синхронизации, содержащее квадратурные каналы обработки, каждый из которых состоит из перемножителя, интегратора и аналого-цифрового преобразователя (АЦП), блок сумматоров с памятью и блок свертки, выход которого подключен к входам первого и второго цифроаналоговых преобразователей (ЦАП), выходы которых через соответствующие квадраторы подключены к входам сумматора, выход которого подключен к решающему блоку.
Известна также аналогичная схема обработки ШПС с неизвестной задержкой, описанная в статье М.Л.Гарибян "Определение целесообразности усложнения цифровых согласованных фильтров на интегральных структурах", Радиотехника, 1975 г., т.30, №10.
Недостатком указанных аналогов является их сравнительно невысокое быстродействие и чрезмерная громоздкость.
Прототипом предлагаемого устройства является устройство синхронизации М-последовательности (авт.св. СССР №1840196 с приоритетом от 26 марта 1984 г.), структурная электрическая схема которого приведена на фиг.1.
Схема содержит два канала, каждый из которых состоит из последовательно соединенных перемножителя 1 и схемы накопления, выборки и запоминания 2, последовательно соединенные блок накопления информации 3, блок быстрого корреляционного преобразования 4, блок усреднения 5, блок нормировки 6, блок накопления корреляционных функций 7, схему выбора максимума 8, решающую схему 9, первый адресный генератор 10 и второй адресный генератор 11, а также блок управления 12 и генератор опорного напряжения 13, при этом выход схемы накопления, выборки и запоминания 2 каждого канала соединен с соответствующим входом блока накопления информации 3, выход блока быстрого корреляционного преобразования 4 соединен с вторым входом блока нормировки 6, второй выход схемы выбора максимума 8 соединен с вторым входом первого адресного генератора 10, выход второго адресного генератора 11 соединен с третьим входом блока накопления информации 3, второй выход решающей схемы 9 соединен с вторым входом блока накопления корреляционных функций 7, выход блока управления 12 соединен с входами управления схем накопления, выборки и запоминания 2, блока накопления информации 3, блока быстрого корреляционного преобразования 4, блока усреднения 5, блока накопления корреляционных функций 7, схемы выбора максимума 8, первого и второго адресных генераторов 10, 11, а каждый из двух выходов генератора опорного напряжения 13 соединен с вторым входом перемножителя 1 соответствующего канала.
Прототип работает следующим образом.
На входы перемножителей 1 каждого квадратурного канала поступает аддитивная смесь синхросигнала (представляющего собой М-последовательность длины N=2k-1) и помехи. На вторые входы перемножителей 1 поступают сигналы генератора опорного напряжения 13, сдвинутые по фазе относительно друг друга на 90°. Информация с выхода перемножителей 1 поступает далее в схему накопления, выборки и запоминания 2, где осуществляется ее фильтрация, интегрирование на отрезке, равном длительности элементарной посылки М-последовательности, и дискретизация сигнала по времени и уровню.
Затем информация поступает в блок накопления информации 3, в котором происходит когерентное накопление синхронизирующей М-последовательности, а именно сложение отсчетов одного периода ШПС с соответствующими отсчетами последующего периода ШПС.
После этого осуществляется считывание информации в блоке быстрого корреляционного преобразования 4, в котором происходит выполнение алгоритма быстрого преобразования Уолша (БПУ) и объединение квадратурных составляющих.
Свертка выходного сигнала поступает в блок усреднения 5, который вычисляет приближенную оценку мощности процесса на выходе блока быстрого корреляционного преобразования 4.
Вычисленная оценка мощности процесса на выходе блока 4 используется затем для нормировки отсчетов входного сигнала в блоке нормировки 6.
Блок накопления корреляционных функций 7 служит для последетекторного накопления отнормированной свертки входного сигнала. Дальнейшая обработка информации состоит в нахождении максимального пика корреляционной функции на выходе блока 7. Эта задача решается с помощью схемы выбора максимума 8.
Найденный максимум корреляционной функции проверяется затем по критерию Вальда в решающей схеме 9.
Синхронизация работы всего устройства в целом осуществляется с помощью блока управления 12.
Недостатком прототипа является невозможность поиска ансамбля сигналов, отличающихся структурой псевдослучайных последовательностей.
Целью предлагаемого изобретения является обеспечение поиска ансамбля сигналов с различной структурой псевдослучайных последовательностей.
Указанная цель достигается тем, что в известное устройство введены последовательно соединенные инвертор, схема И, адресный счетчик и постоянное запоминающее устройство (ПЗУ), выход которого соединен с третьим входом первого адресного генератора и с входом второго адресного генератора, при этом первый выход решающей схемы соединен с входом инвертора, а второй выход блока быстрого корреляционного преобразования соединен с вторым входом схемы И.
На фиг.2 изображена структурная электрическая схема предложенного устройства.
Устройство содержит два канала, каждый из которых состоит из последовательно соединенных перемножителя 1 и схемы накопления, выборки и запоминания 2, последовательно соединенные блок накопления информации 3, блок быстрого корреляционного преобразования 4, блок усреднения 5, блок нормировки 6, блок накопления корреляционных функций 7, схему выбора максимума 8, решающую схему 9, инвертор 10, схему И 11, адресный счетчик 12, постоянное запоминающее устройство 13 и второй адресный генератор 14, а также первый адресный генератор 15, блок управления 16 и генератор опорного напряжения 17, при этом выход схемы накопления, выборки и запоминания 2 каждого канала соединен с соответствующим входом блока накопления информации 3, выход блока быстрого корреляционного преобразования 4 соединен с вторым входом блока нормировки 6, второй выход схемы выбора максимума 8 и первый выход решающей схемы 9 соединены соответственно с первым и вторым входами первого адресного генератора 15, второй выход решающей схемы 9 соединен с вторым входом блока накопления корреляционных функций 7, выход ПЗУ 13 соединен с третьим входом первого адресного генератора 15, выход второго адресного генератора 14 соединен с вторым входом блока быстрого корреляционного преобразования 4, второй выход которого соединен с вторым входом схемы И 11, выход блока управления 16 соединен с входами управления схем накопления, выборки и запоминания 2, блока накопления информации 3, блока быстрого корреляционного преобразования 4, блока усреднения 5, блока накопления корреляционных функций 7, схемы выбора максимума 8, первого и второго адресных генераторов 15, 14, а каждый из двух выходов генератора опорного напряжения 17 соединен с вторым входом перемножителя 1 соответствующего канала.
Предложенное устройство работает следующим образом.
На входы перемножителей 1 каждого канала поступает аддитивная смесь синхросигнала (представляющего собой М-последовательность длины N=2k-1) и помехи. На вторые входы перемножителей 1 поступают сигналы генератора опорного напряжения 17, сдвинутые по фазе относительно друг друга на 90°.
Информация с выхода перемножителей 1 поступает далее в схему накопления, выборки и запоминания 2, где осуществляется ее фильтрация и интегрирование на отрезке, равном длительности элементарной посылки М-последовательности, и дискретизация сигнала по времени и уровню. При этом схема накопления, выборки и запоминания 2 может быть, в частности, выполнена, как это показано на фиг.3 (21 - фильтр низких частот; 22 - аналого-цифровой преобразователь, 23 - сумматор, 24 - регистр). Ее особенность состоит в том, что интегрирование сигнала в течение элементарной посылки синхропоследовательности происходит в цифровом виде.
Информация с выходов регистров 24 поступает затем в блок накопления информации 3, в котором происходит когерентное накопление синхронизирующей М-последовательности, а именно: сложение отсчетов одного периода ШПС с соответствующими отсчетами последующего периода ШПС. Т.о. в конечном итоге в блоке накопления информации 3 в каждом квадратурном канале хранится N отсчетов синхропоследовательности. При этом число циклов накопления определяется стабильностью тактовой частоты в передатчике и средним временем вхождения в синхронизм. Один из возможных вариантов построения блока накопления 3 представлен на фиг.4, где 31 - первый коммутатор, 32 - сумматор, 33 - оперативное запоминающее устройство (ОЗУ), 34 - регистр, 35 - второй коммутатор, 36 - третий коммутатор, 37 - четвертый коммутатор, 38 - пятый коммутатор, 39 - инвертор.
Обработка информации в ОЗУ осуществляется в двухтактном режиме с частотой, равной тактовой частоте М-последовательности, так что в каждом ОЗУ записываются N отсчетов одной и N отсчетов другой квадратурной составляющей ШПС.
Считывание информации в блок быстрого корреляционного преобразования 4 происходит в быстром темпе.
Суть обработки информации в блоке быстрого корреляционного преобразования 4 состоит в выполнении алгоритма быстрого преобразования Уолша (БПУ) и объединении квадратурных составляющих. Структурная схема одного из вариантов выполнения блока быстрого корреляционного преобразования 4 представлена на фиг.5, на которой введены следующие обозначения: 41 - ОЗУ, 42 - первый коммутатор, 43 - первый регистр, 44 - второй регистр, 45 - арифметически логическое устройство (АЛУ), 46 - адресный счетчик, 47 - счетчик управления, 48 - первый дешифратор, 49 - схема И, 410 - второй коммутатор, 411 - второй дешифратор, 412 - инвертор, 413÷(k+412) - адресные коммутаторы. Информация с выходов ОЗУ 33 блока накопления информации 3 перезаписывается в ОЗУ 41 через первый коммутатор 42 и первый и второй регистры 43, 44. Существенно, что при записи информации в ОЗУ 41 одновременно происходит перестановка поступающих отсчетов синхронизирующей М-последовательности с целью преобразования этой последовательности в одну из функции Уолша, упорядоченную по Адамиру. Закон перестановки отсчетов М-последовательности описан в статье Лосева В.В., Дворникова В.Д. "Способ многоканальной обработки симплексных кодов", "Известия вузов - Радиоэлектроника", 1976 г., №12, стр.89, а технически может быть реализован с помощью генератора ПСП со встроенными сумматорами, роль которого выполняет второй адресный генератор 14. При этом выходы разрядов второго адресного генератора 14 определяют двоичный код номера ячейки ОЗУ 41, в которую записывается очередной отсчет синхропоследовательности. Начальное состояние второго адресного генератора 14-1000...0.
При перезаписи информации с выходов ОЗУ 33 блока накопления информации 3 в нулевую ячейку ОЗУ 41 принудительно записывается нуль путем обнуления в соответствующий момент времени первого регистра 43 (с помощью первого и второго дешифраторов 48, 411 и схемы И 49).
После этого осуществляется процесс непосредственной реализации алгоритма БПУ, при котором необходимо выполнять сложную перегруппировку адресов ОЗУ 41. При этом легко показать, что на первом этапе преобразования для выполнения базовой операции "бабочки" достаточно инвертировать порядок следования разрядов адресного счетчика 46 для получения соответствующего адреса ячейки ОЗУ 41. На втором этапе преобразования необходимо осуществить инверсию только первых (k-1)-x разрядов адресного счетчика 46, не меняя положения k-го разряда адресного счетчика 46. На третьем этапе инвертируются только первые (k-2)-x разряда адресного счетчика 46 без изменения положения двух последних старших разрядов счетчика и т.д. Т.о. на k-м этапе преобразования разряды адресного счетчика 46 будут следовать от 1-го до k-го по порядку.
Считываемые в определенном порядке отсчеты входного сигнала поступают парами с выхода ОЗУ 41 через первый коммутатор 42 в регистры 43, 44 и далее в АЛУ 45. Результаты вычисления после выполнения очередной базовой операции БПУ записываются в те же ячейки ОЗУ 41, из которых была считана соответствующая пара отсчетов. С этой целью сигнал второго разряда адресного счетчика 46 вообще не используется при формировании адресов ОЗУ 41.
Описанная перегруппировка адресов ОЗУ 41 на каждом этапе БПУ происходит с помощью адресных коммутаторов 413÷(k+412). При этом управление переключением входных сигналов этих коммутаторов осуществляется счетчиком управления 47 с частотой, равной частоте сигнала старшего разряда адресного счетчика 46.
После выполнения алгоритма БПУ над обеими квадратурными составляющими сигнала регистры 43, 44 и АЛУ 45 используются для нахождения огибающей процесса по приближенной формуле:
X=|Y1|+|Y 2|,
где Y1 и Y2 - квадратурные составляющие процесса после выполнения БПУ.
При этом операция взятия модуля выполняется путем инвертирования кода регистра 43 (сигнала "взятия модуля" - СМ). Отметим, что второй коммутатор 410 обеспечивает последовательное подключение сигналов "запись-считывание" (з/с), соответствующих трем режимам: записи информации в ОЗУ 41, выполнения БПУ и объединения квадратур, и считывания информации в блок усреднения 5 и блок нормировки 6.
Полученная таким образом свертка входного сигнала поступает с выхода ОЗУ 41 в блок усреднения 5, который вычисляет приближенную оценку мощности процесса на выходе блока быстрого корреляционного преобразования 4. Конкретная реализация блока усреднения 5 приведена на фиг.6, где 51 - первый регистр, 52 - сумматор, 53 - второй регистр, 54 - схема И.
Вычисленная оценка мощности процесса на выходе блока быстрого корреляционного преобразования 4 используется затем для нормировки отсчетов свертки входного сигнала в блоке нормировки 6. Отметим, что блок нормировки 6 представляет собой цифровой многоразрядный делитель, на входы которого одновременно поступают двоичный код оценки мощности процесса и код отсчетов свертки входного сигнала (см., например, Л.Рабинер, Б.Гоулд. "Теория и применение цифровой обработки сигналов", Мир, 1978. стр.584, рис.8.37).
Блок накопления корреляционных функций 7 служит для последетекторного накопления отнормированной свертки входного сигнала, причем число периодов накопления ограничено средним временем вхождения в синхронизм.
Структурная схема блока накопления корреляционных функций 7 изображена на фиг.7, где 71 - ОЗУ, 72 - регистр, 73 - сумматор.
Дальнейшая обработка информации состоит в нахождении максимального пика корреляционной функции на выходе блока 7. Эта задача решается с помощью схемы выбора максимума 8, структурная схема которой представлена на фиг.8 (81 - регистр, 82 - компаратор, 83 - схема И). Схема работает таким образом, что если число на входе регистра 81 больше числа, хранящегося в этом регистре, то на тактовый вход регистра 81 проходит импульс записи.
Найденный максимум корреляционной функции проверяется затем по критерию Вальда в решающей схеме 9, структура которой приведена на фиг,9, где обозначено: 91 - первое постоянное запоминающее устройство, 92 - второе ПЗУ, 93 - первый компаратор, 94 - второй компаратор, 95 - счетчик числа периодов накопления. В соответствии с критерием Вальда максимум корреляционной функции сравнивается с верхним и нижним порогами обнаружения в компараторах 93 и 94 на каждом очередном цикле накопления. При этом, если максимум окажется больше верхнего порога обнаружения, принимается решение о выдаче импульса синхронизации с выхода первого адресного генератора 15. Если максимум будет меньше нижнего порога, выносится решение об отсутствии синхросигнала и в блок накопления корреляционных функций 7 поступает команда "сброс", которая обнуляет регистр 72. Если же величина максимума окажется между значениями верхнего и нижнего порогов, происходит очередной цикл накопления корреляционных функций. Значения верхнего и нижнего порогов обнаружения для каждого цикла накопления хранятся соответственно в первом и втором ПЗУ 91, 92 и считываются в соответствии с кодом на выходе счетчика числа периодов накопления 95. Пороги рассчитываются заранее исходя из заданных вероятностей ложной синхронизации и пропуска сигнала и являются постоянными для каждого цикла накопления, поскольку свертка входного сигнала нормируется в блоке нормировки 6.
При превышении максимума корреляционной функции верхнего порога обнаружения первый адресный генератор 15 устанавливается в начальное состояние, которое определяется кодом номера позиции этого максимума и запускается. Поскольку первый адресный генератор 15 представляет собой генератор ПСП о вынесенным сумматором и позволяет переставить отсчеты корреляционной функции в порядке следования задержек входного сигнала, то момент перехода первого адресного генератора 15 в "нулевое" состояние и определяет искомый момент синхронизации.
Отметим, что первый и второй адресные генераторы 15 и 14 строятся на основе обычных триггеров и сумматоров, аналогично тому, как это сделано, например, в книге Диксона Р.К. "Широкополосные системы". Связь, стр.266-267, приложение №1.
Как известно, в устройстве, выбранном нами в качестве прототипа, осуществляется поиск сигнала с определенной структурой М-последовательности. Однако период искомого синхросигнала значительно превышает время обработки сигнала, и оставшееся время в прототипе не используется. В предложенном устройстве это время используется для смены номеров обратных связей генераторов ПСП с встроенными сумматорами, что дает возможность осуществлять поиск ансамбля сигналов с различной структурой М-последовательностей за каждый цикл накопления информации по входу.
Если максимум корреляционной функции не превышает верхнего порога обнаружения, то нулевой уровень на выходе решающей схемы инвертируется в блоке 10 и разрешает прохождение стробирующего временного импульса с выхода блока быстрого корреляционного преобразования 4 через блок 11. Этот импульс изменяет состояние адресного счетчика 12, который управляет ПЗУ 13. В ПЗУ 13 хранятся номера обратных связей первого и второго адресных генераторов 15 и 14, считывающиеся в соответствии с кодом на выходе счетчика 12.
Таким образом, на отдельном этапе некогерентного накопления происходит последовательный поиск М-последовательностей различной структуры до тех пор, пока не будет превышен верхний порог обнаружения.
Синхронизация работы всего устройства в целом осуществляется с помощью блока управления 16, структурная схема которого изображена на фиг.10, где введены следующие обозначения:
121 - опорный генератор, 122-126 - первый, второй, третий, четвертый и пятый делители на два, 127-1211 - первый, второй, третий, четвертый и пятый инверторы, 1212 - коммутатор, 1213 - блок делителей, 1214 - триггер, 1215-1217 - первая, вторая и третья схемы И, 1218 - счетчик периода синхропоследовательности.
В этом блоке формируются основные сигналы управления, а именно: тактовая частота Fт, сигналы "выбор кристалла" (ВК) и "запись-считывание" (з/с) для управления ОЗУ 33 и 41, тактовые импульсы (ТИ1, ТИ2) регистров, сигнал "взятие модуля" (СМ), код операции для АЛУ (КОП), тактовая частота второго адресного генератора Fг2, импульсы обнуления регистров.
Оценим на конкретном примере эффективность предложенного устройства синхронизации.
Пусть, например, тактовая частота Fт=3 кГц, база сигнала N=4095, число периодов синхропоследовательности, накапливаемых по входу К=4. Тогда время накопления информации в блоке 3 равно
Время обработки сигнала может быть вычислено по формуле
где (log2N+2) - число этапов преобразования для выполнения базовой операции "бабочка", для перезаписи информации из блока накопления информации 3 в ОЗУ 41 и для операции объединения квадратур;
Fвк - частота сигнала управления ОЗУ 41 (для выполнения одной операции "бабочка" необходимо прохождение 4-х сигналов "ВК");
Т р - время обработки сигнала в решающей схеме.
При реализации предложенного устройства на базе цифровых интегральных микросхем 133, 533 и 541-й серий и частоте опорного генератора Fог=6 МГц время обработки сигнала составит 
100 мсек.
Т.о. за каждый этап накопления информации по входу можно осуществить поиск ансамбля из 54-х сигналов с различной структурой М-последовательностей, что значительно сокращает время синхронизации.
В настоящее время разработаны структурная и электрическая принципиальная схема устройства и разрабатывается его макетный образец.
Формула изобретения
Устройство синхронизации М-последовательности, содержащее объединенные по сигнальному входу два канала, каждый из которых состоит из последовательно соединенных перемножителя, к другому входу которого подключен соответствующий выход генератора опорного напряжения, и блок накопления, выборки и запоминания, выход которого подключен к соответствующему входу блока накопления информации, выход которого через последовательно соединенные блок быстрого корреляционного преобразования (БКП), блок усреднения, блок нормировки, к другому входу которого подключен выход блока БКП, блок накопления корреляционных функций, блок выбора максимума и решающий блок подключен к первому входу первого адресного генератора, ко второму входу которого подключен другой выход блока выбора максимума, а также второй адресный генератор и блок управления, выход которого подключен ко входам управления блоков накопления, выборки и запоминания обоих каналов, блока накопления информации, блока быстрого корреляционного преобразования, блока усреднения, блока накопления корреляционных функций, блока выбора максимума, первого и второго адресных генераторов, второй выход решающего блока соединен со вторым входом блока накопления корреляционных функций, отличающееся тем, что, с целью обеспечения синхронизации для входных сигналов с различной структурой псевдослучайных последовательностей, введены последовательно соединенные инвертор, элемент И, адресный счетчик и постоянный запоминающий блок, при этом выход решающего блока подключен ко входу инвертора, выход постоянного запоминающего блока подключен к третьему входу первого адресного генератора и ко входу второго адресного генератора, выход которого подключен к дополнительному входу блока быстрого корреляционного преобразования, дополнительный выход которого подключен к другому входу элемента И.
РИСУНКИ
