Приемник многочастотных сигналов

 

Использование: в электросвязи, в частности для приема тональных сигналов, передаваемых методом "2 из 3 n". Сущность изобретения: приемник многочастотных сигналов содержит входной согласующий блок 1, первый и второй полосковые фильтры 2,3, генератор 4 тактовых импульсов, первый, второй блоки 5,6 вычисления модуля сигнала, первый, второй интеграторы 7,8, первый, второй элементы задержки 9,10, первый, второй компараторы 11,12, первый, второй инверторы 17,18, третий, четвертый компараторы 19,20, первый, второй и третий элементы И 21,22,23, третий элемент задержки 24, первый, второй элементы ИЛИ 25,26, первый, второй триггеры 27,28 и третий интегратор 29. Приемник многочастотных сигналов повышает помехоустойчивость при приеме многочастотных сигналов и расширяет функциональные возможности путем обеспечения приема тональных сигналов, передаваемых методом "пакета". 2 ил.

Изобретение относится к электросвязи и может быть использовано для приема тональных сигналов, передаваемых методом 2 из 3n.

Целью изобретения является повышение помехоустойчивости при приеме многочастотных сигналов и расширение функциональных возможностей путем обеспечения приема тональных сигналов, передаваемых методом "пакета".

На фиг.1 приведена структурная схема предложенного цифрового асинхронного приемника многочастотных сигналов, содержит входной согласующий блок 1, первый и второй полосовые фильтры 2 и 3, генератор 4 тактовых импульсов, первый и второй блоки 5 и 6 вычисления модуля сигнала, первый и второй интеграторы 7 и 8, первый и второй элементы задержки 9, 10 первый и второй компараторы 11 и 12, первый и второй ключи 13 и 14, первый и второй счетчики 15 и 16, первый и второй инверторы 17 и 18, третий и четвертый компараторы 19 и 20, первый, второй и третий элементы И 21-23, третий элемент задержки 24, первый и второй элементы ИЛИ 25 и 26, первый и второй триггеры 27 и 28 и третий интегратор 29.

Входной согласующий блок 1 (см. фиг.2) состоит из согласующего трансформатора 30, усилителя 31, блока выборки и хранения 32 и аналого-цифрового преобразователя 33.

Устройство работает следующим образом.

Двухчастотные посылки тональных сигналов, например, кода 2 из 6, передаваемые по каналу связи в формате "с паузой" или "пакетом (без паузы), поступают на входной согласующий блок 1 приемника многочастотных сигналов. Усиленный принимаемый сигнал с выхода усилителя 31 поступает на первый вход блока выборки и хранения 32, в котором осуществляется дискретизация принимаемого сигнала и запоминание отсчетов на время преобразования их в цифровую форму в аналого-цифровом преобразователе 33. Дискретизация принимаемого сигнала осуществляется с частотой, определяемой частотой следования импульсов с выхода генератора 4 тактовых импульсов. Преобразованные в цифровую форму отсчеты принимаемой двухчастотной посылки поступают на входы первого и второго полосовых фильтров 2 и 3, представляющих собой, например, цифровые рекурсивные фильтры второго порядка, настроенные соответственно на частоты f₁ и f₂двухчастотной посылки. Поскольку дальнейшая обработка сигналов с частотами f₁ и f₂ идентична, рассмотрим работу приемника на примере обработки сигнала с частотой f₁ (верхний канал на фиг.1).

Выделенный первым полосовым фильтром 2 сигнал вида S₁(t) = Acos x x ( ω₁ t + ϕ_o ), где ω₁ = 2 π f₁, поступает на первый блок вычисления модуля сигнала, представляющего собой в общем случае двухполупериодный выпрямитель. Модуль сигнала S₁(t) подается на первый вход первого интегратора 7 с временем интеграции Т, равным периоду наименьшей из принимаемых частот. Первый интегратор 7 может быть выполнен, например, в виде цифрового рекурсивного фильтра первого порядка и служит, во-первых, для защиты приемника от кратковременных импульсных помех, а во-вторых, для вычисления средневыпрямленного значения принимаемого сигнала. Отсчеты средневыпрямленного значения принимаемого сигнала с частотой Р = 1/Т поступают на входы первого элемента задержки 9 и первого компаратора 11.

В первом компараторе 11 происходит сравнение средневыпрямленного значения принимаемого сигнала с пороговым напряжением U_п1, определяющим чувствительность приемника многочастотных сигналов. При превышении уровня принимаемого сигнала порогового напряжения на выходе первого компаратора 11 формируется импульс с уровнем логической "1", который с первого выхода первого ключа 13 поступает на первый (счетный) вход первого счетчика 15.

Сброс первого интегратора 7 осуществляется его выходными импульсами, задержанными в первом элементе задержки 9.

Описанный процесс обработки отсчетов сигнала циклически повторяется с частотой Р. При этом импульсы, появляющиеся на выходе первого компаратора 11, записываются в первый счетчик 15 емкостью N₁.

Число, записанное в первый счетчик 15, периодически сравнивается в третьем компараторе 19 с пороговым числом N, определяющим временной интервал регистрации наличия сигнальной частоты f₁.

При выполнении условия N₁ > N на выходе третьего компаратора 19 формируется сигнал логической "1". Аналогично при приеме сигнальной частоты f₂ при выполнении условия N₂ > N на выходе четвертого компаратора 20 формируется сигнал логической "1". Этими сигналами открывается элемент И 21, в результате чего на его выходе появляется логическая "1", поступающая на первый вход второго триггера 28 и переводящая его в единичное состояние. На первом выходе второго триггера 28 формируется логическая "1", а на втором выходе - логический нуль, сигнализирующий о приеме двухчастотной посылки. Сигнал логической "1" с первого выхода второго триггера 28 поступает на вторые входы первого и второго ключей 13 и 14, переключая их во второе положение, при котором первый вход ключа соединен с вторым выходом, и подключая тем самым выходы первого и второго компараторов 11 и 12 соответственно к первому и второму инверторам 17 и 18.

Поскольку интервал регистрации посылки, определяемый емкостью первого и второго счетчиков 15 и 16, много меньше длительности самой посылки, на выходах первого и второго компараторов 11 и 12 будут появляться логические "1". Сигналы на выходах первого и второго инверторов 17 и 18 становятся равными 0.

Приемник многочастотных сигналов может работать в двух режимах. Первый режим обеспечивает прием многочастотных сигналов, передаваемых в формате "с паузой", т.е. в формате, при котором, например, в i-й момент времени передается посылка с частотами f₁ и f₂, в i+1-й момент передается посылка с частотами f₃ и f₄ и т.д.

В этот режим приемник переводится подачей от внешнего устройства логической "1" на первый вход первого триггера 27. В этом случае на первом выходе первого триггера 27 сигнал становится равным 1, а на втором выходе - логическому "0", который по второму входу блокирует элемент И 23.

По окончании двухчастотной посылки сигналы на первых входах первого и второго компараторов 11 и 12 становятся меньше пороговых напряжений U_п1 и U_п2, что приводит к появлению логических нулей на выходах компараторов, которые поступают соответственно на первый и второй инверторы 17 и 18. Логические "1" с выходов инверторов открывают элемент И 22, на выходе которого формируется логическая "1", которая, проходя через элемент ИЛИ 26, поступает на вход третьего интегратора 29 с временем интеграции Т₁ ≈ 100 мкс и предназначенным для защиты от кратковременных перерывов, возникающих в канале связи.

Сигнал с выхода третьего интегратора 29 поступает на второй вход второго триггера 28, переводя его в исходное состояние. Сигналом с первого выхода второго триггера 28 первый и второй ключи 13 и 14 переключаются в исходное состояние (первый вход соединен с первым выходом), подготавливая приемник к приему следующей двухчастотной посылки. При переходе второго триггера 28 в исходное состояние сигнал на его втором выходе становится равным 1, указывая на окончание двухчастотной посылки.

Второй режим работы приемника обеспечивает прием двухчастотных сигналов, передаваемых в формате "пакетом" (без паузы). При таком методе передачи по окончании посылки пропадает одна из сигнальных частот, а другая остается, т.е. если, например, в i-й момент времени передавались частоты f₁ и f₂, то в i-й момент времени будут передаваться частоты f₁ и f₃ и т.п.

Переключения приемника в данный режим работы осуществляется подачей логической "1" от внешнего устройства на второй вход первого триггера 27.

При этом первый триггер 27 переходит в состояние, при котором на его первом выходе находится логический нуль, а на втором выходе - логическая "1". При пропадании одной из сигнальных частот на выходе первого или второго инверторов 17 и 18 появляется логическая "1", которая через элемент ИЛИ 25 проходит на первый вход элемент И 23, на втором входе которой находится логическая "1", поступающая с выхода первого триггера 27. Логическая "1" с выхода элемента И 23 поступает на второй вход элемента ИЛИ 26, приводя схему приемника в исходное состояние (подготавливая его к приему следующей двухчастотной посылки) по алгоритму, описанному выше.

Формула изобретения

ПРИЕМНИК МНОГОЧАСТОТНЫХ СИГНАЛОВ, содержащий входной согласующий блок, выход которого соединен с входами первого и второго полосовых фильтров, а также два счетчика, генератор тактовых импульсов, два триггера, три элемента И и два элемента ИЛИ, причем выходы первого и второго элементов И соединены с входами первого элемента ИЛИ, а вход согласующего блока является входом устройства, отличающийся тем, что в него введены два блока вычисления модуля сигнала, три интегратора, три элемента задержки, четыре компаратора, два ключа и два инвертора, при этом другой вход согласующего блока соединен с выходом генератора тактовых импульсов, выход первого полосового фильтра соединен через последовательно соединенные первый блок вычисления модуля сигнала, первый интегратор, между выходом и вторым входом которого включен первый элемент задержки, первый компаратор, первый ключ, первый счетчик и второй компаратор с первым входом третьего элемента И, второй вход которого соединен с выходом второго полосового фильтра через последовательно соединенные второй блок вычисления модуля сигнала, второй интегратор, между выходом и вторым входом которого включен второй элемент задержки, третий компаратор, второй ключ, второй счетчик и четвертый компаратор, выход третьего элемента И через третий элемент задержки соединен с входами сброса первого и второго счетчиков, выходы первого и второго ключей через соответствующие инверторы соединены соответственно с первыми и вторыми входами первого элемента И и второго элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с первым выходом первого триггера, второй выход которого соединен с третьим входом первого элемента И, а выход первого элемента ИЛИ через третий интегратор соединен с первым входом второго триггера, второй вход которого соединен с выходом третьего элемента И, причем первый выход второго триггера соединен с вторыми входами первого и второго счетчиков, а второй выход является выходом устройства, входами порогового напряжения которого являются вторые входы первого, второго, третьего и четвертого компараторов и управляющими входами-первый и второй входы первого триггера.

РИСУНКИ

Рисунок 1, Рисунок 2