Устройство ввода-вывода информации для системы цифрового управления

 

Изобретение относится к автоматике и вычислительной технике, в частности к системам управления технологическими процессами, станками, работами, автоматическими линиями. Повышение надежности устройства достигается путем организации в двух преобразователях 8 и 9 кодов преобразования прямого и инверсного параллельных кодов входных и выходных чисел в последовательный код, передачи последовательного кода через оптопары 2 7 гальванической развязки и обратного преобразования с последующим сравнением прямого и инверсного кодов, а также путем восстановления работоспособности устройства при наличии сбоев, вызванных импульсом помехи. Повышение быстродействия достигается исключением влияния переходных процессов на работоспособность устройства при максимальной тактовой частоте преобразования, определяемой быстродействием оптопар гальванической развязки. 1 табл. 3 ил.

Изобретение относится к автоматике и вычислительной технике, в частности к системам управления технологическими процессами, станками, роботами, автоматическими линиями и комплексами, в состав которых входят перечисленные выше объекты.

Наиболее близким к изобретению является модуль ввода-вывода с многофункциональными интегральными схемами и интерфейсом развязки для мультиплексной передачи данных между главным процессором и устройствами ввода-вывода. При работе в качестве входного модуля он содержит две интегральные схемы, шесть оптопар, входные цепи, при работе в качестве выходного модуля он содержит две интегральные схемы, шесть оптопар и выходные цепи. Интегральные схемы реализованы по одинаковой схеме, работающей в одном из четырех режимов. Установка необходимого режима работы осуществляется перемычками. Оптопары обеспечивают гальваническую развязку сигналов: четырехразрядного адреса, определяющего номер разряда 16-разрядного параллельного кода, последовательного кода и контрольного кода. Каждая из интегральных схем содержит схему синхронизации, селектор частот, двухфазный счетчик, генератор оптоадресов, схему обнаружения ошибок, генератор бита ошибки, входной буфер, мультиплексор, триггеры последовательных данных, дешифратор данных, выходные буферы, восьмиразрядный буфер, два регистра, схему логики управления и схему выбора режима работы интегральной схемы.

Недостатком известного модуля является отсутствие контроля передаваемой и принимаемой информации непосредственно во время последовательной передачи. В указанном модуле в конце каждой передачи передается контрольное число и по правильности его приема судят о правильности предыдущей передачи, т.е. такой контроль обнаруживает только статический отказ, а перемещающийся отказ (т.е. состояние, предшествующее статическому отказу) или сбой не обнаруживает. Кроме того, для контроля правильности работы модуля используют передачу контрольного числа, на выполнение которой необходимы дополнительные затраты времени.

Предлагаемое техническое решение направлено на повышение надежности и помехоустойчивости, а также повышение быстродействия путем обеспечения работы устройства при максимальной тактовой частоте преобразования, определяемой быстродействием оптопар гальванической развязки.

Сущность изобретения заключается в том, что в устройстве ввода-вывода информации для системы цифрового управления, содержащем первый и второй преобразователи кодов, первый, второй, третий, четвертый, пятый и шестой блоки гальванической развязки на оптронах, преобразователь напряжения питания, первый и второй коммутационные элементы, причем первые и вторые информационные входы-выходы первого преобразователя кодов являются первым и вторым информационными входами-выходами устройства для подключения к объекту управления, выход преобразователя напряжения питания соединен с третьим и четвертым, а через первый и второй коммутационные элементы соответственно с первым и вторым управляющими входами первого преобразователя кодов, информационный выход первого преобразователя кодов через первый оптрон соединен с информационным входом второго преобразователя кодов, информационный выход которого через второй оптрон соединен с информационным входом первого преобразователя кодов, первый, второй и третий управляющие входы второго преобразователя кодов и вход преобразователя напряжения питания подключены к шине питания устройства, четвертый, пятый, шестой, седьмой и восьмой управляющие входы второго преобразователя кодов являются соответственно входами выборки чтения, записи, начальной установки и адресными входами устройства для подключения ЭВМ, первые и вторые информационные входы-выходы второго преобразователя кодов являются третьими информационными входами-выходами устройства для подключения ЭВМ, а каждый преобразователь кодов содержит первый и второй дешифраторы, генератор импульсов, счетчик импульсов, блок управления и синхронизации, первый и второй коммутаторы, первый и второй регистры приема, первый и второй регистры выдачи, регистр сдвига, первый, второй, третий и четвертый шинные формирователи, первый, второй, третий и четвертый элементы И-НЕ, первый и второй элементы НЕ, причем первый и второй входы блока управления и синхронизации являются первым и вторым управляющими входами преобразователя кодов, входы выборки первого и второго дешифраторов являются четвертым управляющим входом преобразователя кодов, информационные входы первого и второго дешифраторов являются восьмым управляющим входом преобразователя кодов, стробирующие входы первого и второго дешифраторов являются соответственно пятым и шестым управляющим входами преобразователя кодов, первый выход первого дешифратора соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с первым выходом блока управления и синхронизации, а выход с управляющим входом первого шинного формирователя, выходы которого соединены с информационными входами первого регистра приема и являются первыми информационными входами-выходами преобразователя кодов, инверсные и прямые выходы первого регистра приема соединены с информационными входами первого коммутатора, выход которого соединен с информационным входом третьего шинного формирователя, управляющий вход которого соединен с выходом первого элемента НЕ, а выход с выходом четвертого шинного формирователя и является информационным выходом преобразователя кодов, третий выход первого дешифратора соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с вторым выходом блока управления и синхронизации, а выход с управляющим входом второго шинного формирователя, выходы которого соединены с информационными входами второго регистра приема и являются вторыми информационными входами-выходами преобразователя кодов, инверсные и прямые выходы второго регистра приема соединены с информационными входами второго коммутатора, выход которого соединен с информационным входом четвертого шинного формирователя, информационный выход счетчика импульсов соединен с управляющим входом четвертого шинного формирователя, входом первого элемента НЕ и третьим входом блока управления и синхронизации, первый выход второго дешифратора соединен с первым входом третьего элемента И-НЕ, выход которого соединен с входом записи первого регистра приема, третий выход второго дешифратора соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с входом записи второго регистра приема, информационный вход регистра сдвига является информационным входом преобразователя кодов, выход регистра сдвига соединен с информационными входами первого и второго регистров выдачи, выходы которых соединены с информационными входами соответственно первого и второго шинных формирователей, информационные выходы группы счетчика импульсов соединены с входами группы блока управления и синхронизации и адресными входами первого и второго коммутаторов, согласно изобретению третий ввод-выход второго преобразователя кодов через третий оптрон соединен с третьим входом-выходом первого преобразователя кодов, четвертый и пятый входы-выходы первого преобразователя кодов через четвертый и пятый оптроны соединены соответственно с четвертым и пятым входами-выходами второго преобразователя кодов, шестой вход-выход которого через шестой оптрон соединен с шестым входом-выходом первого преобразователя кодов, а в каждый преобразователь кодов введены буферный регистр, первый, второй и третий синхронные триггеры, RS-триггер, первый и второй элементы ИЛИ, третий элемент НЕ, первый и второй элементы сравнения, счетчик по модулю три, счетчик сбоев, пятый элемент И-НЕ, первая и вторая интегрирующие цепочки, элемент ИЛИ-НЕ, первый, второй и третий элементы И, пятый, шестой, седьмой и восьмой шинные формирователи, при этом вход установки в единицу первого синхронного триггера является седьмым управляющим входом преобразователя кодов, вход синхронизации первого синхронного триггера соединен с выходом переполнения счетчика импульсов, выход первого синхронного триггера подключен к первому входу пятого элемента И-НЕ, второй вход которого и первый вход третьего элементы И подключены к выходу второго синхронного триггера, D-вход которого соединен с выходом второго элемента сравнения, выход генератора импульсов соединен с информационным входом пятого шинного формирователя, выход которого соединен со счетным входом счетчика импульсов, четвертым входом блока управления и синхронизации, входом второго элемента НЕ, входом синхронизации регистра сдвига, счетным входом счетчика по модулю три, входом синхронизации второго счетного триггера и является третьим входом-выходом преобразователя кодов, выход второго элемента НЕ соединен с входом синхронизации третьего синхронного триггера, D-вход которого соединен с выходом пятого элемента И-НЕ, а выход с информационным входом шестого шинного формирователя и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента НЕ и управляющим входом седьмого шинного формирователя, выход второго элемента ИЛИ соединен с вторыми входами третьего и четвертого элементов И-НЕ, пятый и шестой выходы блока управления и синхронизации соединены соответственно с входами первой и второй интегрирующих цепочек, выход первой интегрирующей цепочки соединен с первыми входами первого элемента И и элемента ИЛИ-НЕ, выход второй интегрирующей цепочки соединен с первым входом второго элемента И и вторым входом элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход которого подключен к суммирующему входу счетчика сбоев, выход переполнения которого соединен с входом установки в единицу RS-триггера, третий выход блока управления и синхронизации соединен с управляющими входами пятого и шестого шинных формирователей и входом третьего элемента НЕ, второй выход второго дешифратора соединен с входами установки в ноль счетчика сбоев и RS-триггера, выход которого соединен с информационным входом восьмого шинного формирователя, управляющий вход которого соединен с вторым выходом первого дешифратора, выход восьмого шинного формирователя подключен к информационному входу первого регистра приема, выход регистра сдвига соединен с первым входом первого элемента сравнения и информационным входом буферного регистра, вход записи которого подключен к четвертому выходу блока управления и синхронизации, а выход к второму входу первого элемента сравнения, выход которого соединен с вторыми входами первого элемента ИЛИ, первого и второго элементов И, выходы первого и второго элементов И соединены с входами записи первого и второго регистров выдачи соответственно, выход шестого шинного формирователя соединен с входами установки в ноль счетчика импульсов, первого синхронного триггера и счетчика по модулю три и является шестым входом-выходом преобразователя кодов, D-вход первого синхронного триггера является третьим управляющим входом преобразователя кодов, выходы счетчика по модулю три соединены с первыми входами второго элемента сравнения и информационными входами седьмого шинного формирователя, выходы которого соединены с вторыми входами второго элемента сравнения и являются четвертым и пятым вводами-выходами преобразователя кодов, четвертый выход блока управления и синхронизации соединен с входом записи буферного регистра.

Предлагаемое техническое решение позволяет повысить надежность и помехоустойчивость устройства ввода-вывода информации, а также повысить быстродействие его работы. Повышение надежности и помехоустойчивости достигается двойным преобразованием каждого входного и выходного числа в прямом и инверсном коде и записью этого числа только в случае совпадения значений каждого преобразователя; обратным преобразованием выходного числа, выданного на объект управления, и обеспечением возможности для ЭВМ системы управления сравнения этого числа с выданным в регистр приема; продолжением работы устройства ввода-вывода в случае единичных сбоев, встроенным диагностированием узлов модуля на работоспособность с отражением результатов диагностирования в RS-триггере и обеспечением возможности считывания ЭВМ признака отказа модуля с RS-триггера.

Повышение надежности обеспечивается введением в каждый кодопреобразователь буферного регистра, восьмиразрядной схемы сравнения, трех двухвходовых элементов И, первого элемента ИЛИ, счетчика сбоев, RS-триггера и восьмого шинного преобразователя. Введение в каждый кодопреобразователь счетчика по модулю три, двухразрядной схемы сравнения, пятого, шестого и седьмого шинных формирователей, трех синхронных триггеров, пятого элемента И-НЕ, второго элемента ИЛИ, третьего элемента НЕ, а также введение соответствующих связей между кодопреобразователями и первой, второй и третьей отопарами обеспечивают контроль количества тактовых импульсов, прошедших оптопары гальванической развязки, и установку исходного состояния счетчика тактовых импульсов и счетчика по модулю три в конце каждого цикла преобразования.

В случае срабатывания схем контроля, вызванного импульсом помехи, обеспечивается восстановление работоспособности устройства путем передачи сигнала сброса, полученного на двухразрядной схеме сравнения, втором синхронном триггере, пятом элементе И-НЕ, третьем синхронном триггере, шестом шинном формирователе, на счетчик тактовых импульсов и счетчик по модулю три. Через второй элемент ИЛИ, а также третий и четвертый элементы И-НЕ производится повторная запись в первый и второй регистры приема выходных чисел. Это способствует повышению помехоустойчивости и надежности функционирования устройства.

Повышение быстродействия достигается обеспечением работы устройства на максимальной тактовой частоте, определяемой задержкой, вносимой прохождением сигналов через оптопары.

Для исключения наложения переходных процессов на выходе восьмиразрядной схемы сравнения передние фронты стробирующих сигналов записи чисел в первый и второй регистры выдачи задержаны на первой и второй интегрирующих цепях. Эти же импульсы, собранные на элементы ИЛИ-НЕ, стробируют выход восьмиразрядной схемы сравнения в случае несовпадения прямого и обратного кодов.

Первый синхронный триггер превращает в потенциальный сигнал импульс переполнения с выхода счетчика тактовых импульсов в конце цикла преобразования и импульс сброса, проходящий по шине управления. Затем в середине следующего такта инвертированным тактовым импульсом этот потенциальный сигнал переписывается в третий синхронный триггер, единичное состояние которого обеспечит сброс первого синхронного триггера и установку всей остальной схемы в исходное состояние. Разнесение на полупериод формирования импульса сброса исключает влияние переходных процессов при установке исходного состояния на работу кодопреобразователей.

Переходные процессы на выходе двухразрядной схемы сравнения определяются сигналами, дважды прошедшими через оптопары, задержкой тактовых импульсов, поступивших с третьего выхода второго кодопреобразователя на первый кодопреобразователь, и задержкой контрольных кодов, поступивших с четвертого и пятого входов-выходов первого кодопреобразователя на второй кодопреобразователь. Эти переходные процессы в сумме не превосходят величину периода тактового генератора, поэтому стробирование выхода двухразрядной схемы сравнения производится на втором синхронном триггере нарастающим фронтом тактового импульса в конце очередного такта.

Запись информации в первый и второй регистры приема первого кодопреобразователя производится в середине двухтактового исходного состояния схемы преобразования, что гарантирует качество передачи первого бита информации. Это обеспечивается подключением входов второго элемента ИЛИ к инвертированному сигналу с третьего выхода блока управления и синхронизации и инверсному выходу третьего синхронного триггера, а выхода к вторым входам третьего и четвертого элементов И-НЕ.

На фиг. 1 представлена структурная схема устройства ввода-вывода информации для системы цифрового управления; на фиг. 2 функциональная схема кодопреобразователя; на фиг. 3 временная диаграмма работы узлов первого и второго кодопреобразователей в режиме вывода.

Устройство ввода-вывода (фиг. 1) содержит преобразователь 1 напряжения питания с гальванической развязкой, с первого по шестой 2-7 блоки гальванической развязки на оптронах (оптопары), первый 8 и второй 9 преобразователи кодов (кодопреобразователи), первый 10 и второй 11 коммутационные элементы (переключатели режимов работы). Преобразователь 1 напряжения питания соединен с первым, вторым и третьим входами второго кодопреобразователя 9 и с клеммой 12 для подключения источника питания (не показан). Входы с четвертого по восьмой второго кодопреобразователя 9 являются входами устройства ввода-вывода для подключения соответственно сигнала выборки, стробирующих сигналов чтения и записи и сигнала начальной установки. Кодопреобразователь 9 имеет шины 13 управления и адресных сигналов, шины 14 адреса от ЭВМ системы управления объектом (не показана). Информационный вход второго кодопреобразователя 9 через первую оптопару 2 соединен с информационным выходом первого кодопреобразователя 8. Первый и второй информационные входы-выходы второго кодопреобразователя 9 объединены и являются входом-выходом модуля для поразрядного подключения к шине 15 данных ЭВМ системы управления объектом. Первый и второй входы первого кодопреобразователя 8 через первый 10 и второй 11 переключатели соответственно, а третий и четвертый входы непосредственно соединены с выходом преобразователя 1 напряжения питания.

Входы с пятого по восьмой первого кодопреобразователя 8 не задействованы, а информационный вход через вторую оптопару 3 соединен с информационным выходом второго кодопреобразователя 9. Первый и второй информационные входы-выходы первого кодопреобразователя 8 являются первым и вторым входами-выходами устройства ввода-вывода соответственно для подключения к объекту управления (не показан). Третий вход-выход первого кодопреобразователя 8 через третью оптопару 4 соединен с третьим входом-выходом второго кодопреобразователя 9, четвертый и пятый входы-выходы которого через четвертую 4 и пятую 6 оптопары соединены с четвертым и пятым входом-выходом первого кодопреобразователя 8 соответственно, а шестой вход-выход первого кодопреобразователя 8 через шестую оптопару 7 соединен с шестым входом-выходом второго кодопреобразователя 9.

Каждый из кодопреобразователей 8 и 9 (фиг. 2) содержит дешифратор 16 чтения, дешифратор 17 записи, генератор 18 тактовых импульсов, первый 19 и второй 20 регистры приема, первый 21 и второй 22 регистры выдачи, первый 23 и второй 24 коммутаторы, регистр 25 сдвига, буферный регистр 26, с первого по третий синхронные триггеры 27-29, счетчик 30 сбоев, с первого по восьмой шинные формирователя 31-38, с первого по пятый элементы И-НЕ 39-43, с первого по третий элементы И 44-46, первый 47 и второй 48 элементы ИЛИ, элемент ИЛИ-НЕ 49, с первого по третий элементы НЕ 50-52, восьмиразрядную 53 и двухразрядную 54 схемы сравнения, блок 55 управления и синхронизации, счетчик 56 по модулю три, счетчик 57 тактовых импульсов, RS-триггер 58 и две интегрирующие цепи 59 и 60.

Первый и второй входы каждого кодопреобразователя соединены с первым и вторым входами блока 55 управления и синхронизации соответственно, третий вход с D-входом первого синхронного триггера 27, четвертый и восьмой входы кодопреобразователя подключены соответственно к входам выборки и адресным входам дешифратора 16 чтения и дешифратора 17 записи, пятый и шестой входы к стробирующим входам соответственно дешифратора 16 чтения и дешифратора 17 записи, а седьмой вход кодопреобразователя соединен с входом установки в "1" первого синхронного триггера 27.

Первый выход дешифратора 16 чтения соединен с первым входом первого элемента И-НЕ 39, второй вход которого соединен с первым выходом блока 55, а выход с входом разрешения первого шинного формирователя 31, вход которого поразрядно соединен с группой выходов первого регистра 21 выдачи, а выход с первым информационным входом-выходом кодопреобразователя, входом первого регистра 19 приема и выходом восьмого шинного формирователя 37. Второй выход дешифратора 16 чтения соединен с входом разрешения восьмого шинного формирователя 37. Третий выход дешифратора 16 чтения подключен к первому входу второго элемента И-НЕ 40, второй вход которого соединен с вторым выходом блока 55, а выход с входом разрешения второго шинного формирователя 32, вход которого поразрядно соединен с группой выходов второго регистра 22 выдачи, а выход с информационным входом второго регистра 20 приема и вторым информационным входом-выходом кодопреобразователя.

Первый выход дешифратора 17 записи соединен с первым входом третьего элемента И-НЕ 41, второй вход которого соединен с вторым входом четвертого элемента И-НЕ 42, а выход с входом записи первого регистра 19 приема. Группа инверсных выходов регистра 19 соединена с первыми восьмью информационными входами первого коммутатора 23, а группа прямых выходов с вторыми восьмью информационными входами. Второй выход дешифратора 17 записи соединен с входом сброса счетчика 30 сбоев и входом установки в "0" RS-триггера 58, а третий выход подключен к первому входу четвертого элемента И-НЕ 42, выход которого соединен с входом записи второго регистра 20 приема. Группа инверсных выходов регистра 20 соединена с первыми восьмью информационными входами второго коммутатора 24, а группа прямых выходов с вторыми восьмью информационными входами.

Выход первого коммутатора 23 соединен с информационным входом третьего шинного формирователя 34, вход разрешения которого подключен к выходу первого элемента НЕ 50, а выход к выходу кодопреобразователя и четвертого шинного формирователя 35, информационный вход которого соединен с выходом второго коммутатора 24, а вход разрешения с выходом пятого разряда счетчика 57 тактовых импульсов, с третьим входом блока 55 и входом первого элемента НЕ 50. Выходы с первого по четвертый счетчика 57 тактовых импульсов соединены с входами с четвертого по седьмой блока 55 соответственно и с соответствующими разрядами адресных входов первого 23 и второго 24 коммутаторов.

Выход генератора 18 тактовых импульсов соединен с инфомационным водом пятого шинного формирователя 36/ вход разрешения которого соединен с третьим выходом блока 55/ входом третьего элемента НЕ 52 и входом разрешения шестого шинного формирователя 38/ а выход с третьим входом-выходом кодопреобразователя/ с суммирующим входом счетчика 57 тактовых импульсов/ с восьмым входом блока 55/ с суммирующим входом счетчика 56 по модулю три/ с входом синхронизации второго синхронного триггера 28/ с входом второго элемента НЕ 51 и с входом синхронизации регистра регистра 25 сдвига.

Информационный вход регистра 25 подключен к информационному входу кодопреобразователя, а выход к информационным входам первого 21 и второго 22 регистров выдачи, к первому входу восьмиразрядной схемы 53 сравнения и к информационному входу буферного регистра 26, вход записи которого соединен с четвертым выходом блока 55, а инверсные выходы поразрядно подключены к второму входу схемы 53 сравнения. Выход схемы 53 соединен с вторыми входами первого 44 и второго 45 элементов И и первого элемента ИЛИ 47, выход которого соединен с вторым входом третьего элемента И 46, подключенного выходом к суммирующему входу счетчика 30 сбоев. Выход первого элемента И 44 соединен с входом записи первого регистра 21 выдачи, а выход второго элемента И 45 соединен с входом записи второго регистра 22 выдачи. Выход переполнения счетчика 30 сбоев подключен к входу установки в "1" RS-триггера 58, прямой выход которого соединен с информационным входом восьмого шинного формирователя 37.

Разрядные выходы счетчика 56 по модулю три поразрядно соединены с входами седьмого шинного формирователя 33 и с первой группой входов двухразрядной схемы 54 сравнения, вторая группы входов которой поразрядно соединена с выходами седьмого шинного формирователя 33, вход разрешения которого соединен с выходом третьего элемента НЕ 52 и вторым входом второго элемента ИЛИ 48. С выходами первого и второго разрядов седьмого шинного формирователя 33 соединены также четвертый и пятый входы-выходы кодопреобразователя соответственно. Выход схемы 54 сравнения соединен с D-входом второго синхронного триггера 28, выход которого подключен к первому входу третьего элемента И 46 и второму входу пятого элемента И-НЕ 43. Первый вход элемента И-НЕ 43 соединен с инверсным выходом первого синхронного триггера 27, а выход с D-входом третьего синхронного триггера 29, вход синхронизации которого соединен с выходом второго элемента НЕ 51, а инверсный выход с входом шестого шинного формирователя 38 и с первым входом второго элемента ИЛИ 48, выход которого подключен к второму входу третьего элемента И-НЕ 41. Вход синхронизации первого синхронного триггера 27 соединен с выходом переполнения счетчика 57 тактовых импульсов. Вход установки в "0" первого синхронного триггера 27 соединен с шестым входом-выходом кодопреобразователя, выходом шестого шинного формирователя 38, входом установки в "0" счетчика 56 по модулю три и счетчика 57 тактовых импульсов. Пятый и шестой выходы блока 55 соединены соответственно с входами первой 59 и второй 60 интегрирующих цепей. Выход первой интегрирующей цепи 59 подключен к первому входу элемента ИЛИ-НЕ 49 и к первому входу первого элемента И 44. Выход второй интегрирующей цепи 60 соединен с первым входом второго элемента И 45 и вторым входом элемента ИЛИ-НЕ 49, выход которого соединен с первым входом первого элемента ИЛИ 47.

Оптопары 2-7 и преобразователь 1 напряжения обеспечивают гальваническую развязку сигналов, связанных с общим проводом источника питания электромеханизмов и датчиков объекта управления (не показаны), и сигналов, связанных с общим проводом источника питания ЭВМ системы управления, причем четвертая 5 и пятая 6 оптопары обеспечивают гальваническую развязку сигналов оперативного контроля количества передаваемых через третью оптопару 4 тактовых импульсов синхронизации работы кодопреобразователей. Вторая оптопара 3 обеспечивает развязку сигналов последовательного кода данных, передаваемых от ЭВМ системы управления на управляемий объект, а первая оптопара 2 данных от управляемого объекта на ЭВМ. Шестая оптопара 7 обеспечивает гальваническую развязку сигнала сброса, с помощью которого устанавливается начальное состояние каждого цикла преобразования в кодопреобразователях 8 и 9. Кодопреобразователи 8 и 9 предназначены для преобразования параллельного кода в последовательный и обратного преобразования последовательного кода в параллельный и контроля этого преобразования.

Основная часть кодопреобразователя, обеспечивающая управление и временную синхронизацию его работы, реализована на программируемой логической матрице (ПЛМ) 55. Работу блока 55 можно описать с помощью логических уравнений, в которых входы блока 55 обозначены через X1-X8, а выходы Y1-Y6: Y1 X1 x X2 + X1 x X2; Y2 X1 x X2; Y3 X1 x X2; Y4 X4 x X5 x X6 x X7 x X8; Y5 X3 x X4 x X5 x X6 x X7 x X8; Y6 X3 x X4 x X5 x X6 x X7 x X8.

С помощью ПЛМ формируются сигнал Y1 управления выдачей первого числа выхода, записанного в первый регистр 21 выдачи через первый восьмиразрядный шинный формирователь 31 на первый информационный вход-выход первого кодопреобразователя 8; сигнал Y2 управления выдачей второго числа выхода, записанного во второй регистр 22 выдачи через второй восьмиразрядный шинный формирователь 32 на второй информационный вход-выход первого кодопреобразователя 8; сигнал Y3 управления пятым 36 и шестым 38 шинными формирователями, через которые выдаются тактовые импульсы задающего генератора 18 тактовых импульсов и сигналы сброса с второго кодопреобразователя 9 на первый 8 и сигнал управления седьмым шинным формирователем 33, с помощью которого с первого кодопреобразователя 8 на второй 9 передается контрольный код количества тактовых импульсов, синхронизирующих работу кодопреобразователей, а также сигнал коммутации стробирующего сигнала записи первого числа входа с первого информационного входа-выхода в первый регистр 19 приема и второго числа входа с второго информационного входа-выхода во второй регистр 20 приема первого кодопреобразователя 8; стробирующий сигнал Y4 записи в буферный регистр 26 инверсного кода первого и второго входного или выходного чисел; стробирующий сигнал Y5 записи первого входного числа в первый регистр 21 выдачи для второго кодопреобразователя 9 и первого выходного числа для первого кодопреобразователя 8; стробирующий сигнал Y6 записи второго входного числа во второй регистр 22 выдачи для второго кодопреобразователя 9 и второго выходного числа для первого кодопреобразователя 8.

Дешифраторы чтения 16 и записи 17, а также первый 31 и второй 32 шинные формирователи, восьмой одноразрядный шинный формирователь 37, первый 21 и второй 22 регистры выдачи, первый 19 и второй 20 регистры приема второго кодопреобразователя 9 обеспечивают сопряжение модуля ввода-вывода с интерфейсом ЭВМ системы управления.

Коммутаторы 23 и 24 обеспечивают преобразование параллельного кода в последовательный, а регистр 25 сдвига обратное преобразование последовательного кода в параллельный.

Счетчик 56 по модулю три в течение всего цикла преобразования контролирует количество импульсов, поступивших на суммирующий вход счетчика 57 тактовых импульсов в первом 8 и втором 9 кодопреобразователях.

В буферном регистре 26 обеспечивается промежуточное хранение передаваемого первым инверсного кода входных и выходных чисел для сравнения с передаваемым вторым прямым кодом тех же самых чисел. Только в случае совпадения этих кодов изменяется состояние первого 21 и второго 22 регистров выдачи.

Кодопреобразователь может быть спроектирован и изготовлен в виде полузаказной микросхемы на базовых матричных кристаллах по технологии К1 806 ВП1.

Предлагаемое устройство ввода-вывода по функциональному назначению может быть реализовано как устройство ввода, устройство вывода и устройство ввода-вывода.

При работе в качестве устройства ввода предлагаемое устройство обеспечивает передачу информации от датчиков управляемого объекта к ЭВМ системы управления объектом. Параллельный код двух входных чисел, поступивший на первый и второй информационные входы-выходы первого кодопреобразователя 8 от датчиков объекта управления, преобразуется в последовательный код и передается через выход и первую оптопару 2 на информационный вход второго кодопреобразователя 9. Во втором кодопреобразователе этот последовательный код преобразуется в параллельный и считывается по команде ЭВМ с первого и второго информационных входов-выходов второго кодопреобразователя 9.

При работе в качестве устройства вывода предлагаемое устройство обеспечивает передачу информации от ЭВМ системы управления объектом к электромеханизмам управляемого объекта. Параллельный код двух выходных чисел, поступивший по команде ЭВМ системы управления на первый и второй информационные входы-выходы второго кодопреобразователя 9, преобразуется в последовательный код и передается через выход и вторую оптопару 3 на информационный вход первого кодопреобразователя 8, где преобразуется в параллельный код через первый и второй информационные входы-выходы выдается на электромеханизмы объекта управления. Выходные числа, выданные на первый и второй входы-выходы первого кодопреобразователя 8, преобразуются в последовательный код и через выход и первую оптопару 2 поступают на информационный вход второго кодопреобразователя 9. Во втором кодопреобразователе последовательный код преобразуется в параллельный, и выходные числа могут быть считаны ЭВМ системы управления для контроля правильности передачи выходных чисел с второго кодопреобразователя 9 на первый 8, т.е. на объект управления.

При работе в качестве устройства ввода-вывода предлагаемое устройство обеспечивает передачу информации от ЭВМ системы управления к электромеханизмам управляемого объекта и передачу информации от датчиков управляемого объекта к ЭВМ системы управления. Параллельный код выходного числа, поступивший на первый вход-выход второго кодопреобразователя 9, преобразуется в последовательный код, передается на первый кодопреобразователь 8, где преобразуется в параллельный код и выдается на электромеханизмы объекта управления через первый вход-выход. Параллельный код входного числа, поступивший от датчиков управляемого объекта через второй вход-выход первого кодопреобразователя 8, преобразуется в последовательный код, поступает на второй кодопреобразователь 9, где преобразуется в параллельный код и может быть считан ЭВМ системы управления через второй вход-выход.

Установка необходимого режима работы осуществляется переключателями 10 и 11. В режиме ввода переключатель 10 замкнут, переключатель 11 разомкнут (т. е. на первом и втором входах первого кодопреобразователя 8 код 01). В режиме вывода переключатель 10 разомкнут, переключатель 11 замкнут (код на первом и втором входах кодопреобразователя 8-10). В режиме ввода-вывода оба переключателя 10 и 11 разомкнуты (код 00).

Второй кодопреобразователь 9 всегда является интерфейсным для ЭВМ системы управления объектом, поэтому на первом и втором входах кодопреобразователя 9 при любом режиме работы модуля код 11.

Вид информации, заносимой в регистры приема и выдачи для первого 8 и второго 9 кодопреобразователей в зависимости от режима работы устройства приведен в таблице.

Функционирование устройства ввода-вывода рассматривается в режиме вывода.

Устройство ввода-вывода работает следующим образом.

В соответствии с режимом работы первый переключатель 10 разомкнут, а второй переключатель 11 замкнут. Первое и второе выходные числа загружены ЭВМ системы управления через первый и второй информационные входы-выходы в первый 19 и второй 20 регистры приема второго кодопреобразователя 9, а на седьмой вход второго кодопреобразователя поступает сигнал сброса с шины 13 управления.

Сигнал с третьего выхода блока 55 в первом кодопреобразователе 8 заблокирует пятый 36 и шестой 38 шинные формирователи и открывает двухразрядный шинный формирователь 33, а во втором кодопреобразователе 9 сигнал с третьего выхода ПЛМ 55 открывает пятый 36 и шестой 38 шинные формирователи и заблокирует шинный формирователь 33, благодаря чему тактовые импульсы и импульс сброса поступают из второго кодопреобразователя 9 в первый 8 через третью 4 и шестую 7 оптопары, а контрольный код из первого кодопреобразователя 8 во второй кодопреобразователь 9 через четвертую 5 и пятую 6 оптопары.

Работа кодопреобразователей 8 и 9 в модуле ввода-вывода происходит циклически: каждый цикл преобразования занимает 32 такта и один такт занимает установка счетчика 57 тактовых импульсов и счетчика 56 по модулю три в исходное состояние в конце каждого цикла преобразования. Каждый такт соответствует одному периоду генератора 18 тактовых импульсов.

Задержки, вызванные прохождением сигналов через оптопары, на фиг. 3 для удобства не показаны, однако для надежной работы длительность импульсов тактового генератора должна быть более чем в 2 раза выше максимальной задержки сигнала при его прохождении через оптопару.

Контроль количества тактовых импульсов проводится на счетчиках 56 по модулю три первого 8 и второго 9 кодопреобразователей, а сравнение контрольных кодов производится во втором кодопреобразователе 9 на двухразрядной схеме 54 сравнения. Результат работы схемы 54 сравнения подается на D-вход второго синхронного триггера 28 и стробируется нарастающим фронтом тактового импульса, поданным на вход синхронизации этого триггера. В случае несовпадения контрольных кодов на выходе второго синхронного триггера 28 появляется нулевой сигнал, который поступает на вторые входы третьего элемента И-46 и пятого элемента И-НЕ 43. Импульс с выхода третьего элемента И 46 увеличивает состояние счетчика 30 сбоев на единицу, а с выхода пятого элемента И-НЕ 43 поступает на D-вход третьего синхронного триггера 29 и падающим фронтом следующего тактового импульса записывается в третий синхронный триггер 29, тем самым сформирован импульс сброса.

Импульс сброса приводит в исходное состояние счетчик 57 тактовых импульсов и счетчик 56 по модулю три, восстановив работоспособность кодопреобразователей 8 и 9, если нарушение правильной работы было вызвано импульсом помехи.

Аналогично вырабатывается импульс сброса в конце цикла преобразования сигналом переполнения счетчика 57 тактовых импульсов и сигналом сброса, приходящим по шине 13 управления. Оба сигнала устанавливают в единичное состояние первый синхронный триггер 27, инверсный выход которого связан с первым входом пятого элемента И-НЕ 43.

Длительность импульса сброса составляет один период генератора 18 тактовых импульсов, однако в исходном состоянии (сброшенном) оба кодопреобразователя 8 и 9 находятся два периода.

Второй кодопреобразователь 9 за первые 16 тактов начинает последовательно передавать из первого регистра 19 приема посредством первого коммутатора 23 через третий шинный формирователь 34 на выход сначала инверсный код первого выходного числа, затем прямой. Этот последовательный код через первую оптопару 2 поступает на информационный вход первого кодопреобразователя 8, где преобразуется в параллельный код на регистре 25 сдвига. Импульсом с четвертого выхода блока 55, соответствующим нулевому тактовому импульсу восьмого такта, инверсный код с выхода регистра 25 сдвига записывается в буферный регистр 26. В случае совпадения с прямым кодом того же числа на схеме 53 сравнения прямой код записывается сигналом с пятого выхода блока 55, прошедшим через первую интегрирующую цепь 59 и соответствующим нулевому тактовому импульсу шестнадцатого такта, в первый регистр 21 выдачи. Интегрирующие цепи 59 и 60 задерживают передний фронт импульсов с пятого и шестого выходов блока 55 для исключения попадания этих импульсов на переходные процессы сигнала с выхода схемы 53 сравнения.

В случае несовпадения прямого и обратного кодов состояние счетчика 30 сбоев увеличивается на единицу импульсами с выхода интегрирующих целей 59 и 60, прошедшими элемент ИЛИ-НЕ 49 и простробировавшими на элементе ИЛИ 47 выход схемы 53 сравнения.

В течение всего цикла преобразования сигнал с первого выхода блока 55 разрешает передачу числа, записанного в первый регистр 21 выдачи, через первый восьмиразрядный шинный формирователь 31 на первый вход-выход первого кодопреобразователя 8.

Одновременно в первом кодопреобразователе 8 за те же 16 тактовых импульсов начинает последовательно передаваться через третий шинный формирователь 34 на выход первое выходное число, записанное в первый регистр 19 приема с первого информационного входа-выхода импульсом сброса, полученным в конце предыдущего цикла преобразования.

Последовательный код с выхода первого кодопреобразователя 8 через первую оптопару 2 поступает на информационный вход второго кодопреобразователя 9, в котором на регистре 25 сдвига преобразуется в параллельный код сначала инверсное число, затем прямое. Инверсное число записывается в буферный регистр 26 сигналом с четвертого выхода блока 55, соответствующим нулевому тактовому импульсу восьмого такта. Сигналом с пятого выхода блока 55, прошедшим первую интегрирующую цепь 59, первое выходное число записывается в первый регистр 21 выдачи импульсом шестнадцатого такта, совпадающим с нулевым тактовым импульсом, в случае, если совпадают на восьмиразрядной схеме 53 сравнения коды, переданные за первые и вторые восемь тактов. Если коды не совпадают, то этим же сигналом, прошедшим через элемент ИЛИ-НЕ 49, элемент ИЛИ 47 и третий элемент И 46, значение счетчика 30 сбоев увеличивается на единицу.

В случае высокой интенсивности помех или статического отказа какого-либо элемента модуля ввода-вывода счетчик 30 сбоев переполняется и RS-триггер 58 устанавливается в "1".

Аналогично за вторые шестнадцать тактов производится передача второго выходного числа, записанного во второй регистр 20 приема второго кодопреобразователя 9, и обратная передача этого же числа и запись его во второй регистр 22 выдачи второго кодопреобразователя 9.

ЭВМ системы управления объектом может считать состояние первого 21 и второго 22 регистров выдачи и сравнить их с записанными в первый 19 и второй 20 регистры приема первым и вторым выходными числами.

Через второй выход дешифратора 16 чтения ЭВМ может опросить состояние RS-триггера 58.

Запись первого и второго выходных чисел ЭВМ может произвести в середине цикла работы кодопреобразователей 8 и 9, что ведет к несовпадению прямого и инверсного кодов последовательно передаваемых чисел в первый кодопреобразователь 8, где восьмиразрядная схема 53 сравнения запрещает их запись в первый 21 или второй 22 регистр выдачи. В следующем цикле преобразования коды совпадают, и новое выходное число записывается в регистр 21 или 22 выдачи первого кодопреобразователя 8.

При работе в качестве модуля ввода из первого кодопреобразователя 8 ведется, как уже указывалось, передача только входных чисел с первого и второго информационных входов-выходов, выходные числа не передаются, и шинные преобразователи 31 и 32 в первом кодопреобразователе 8 закрыты.

При работе в качестве модуля ввода-вывода за первые шестнадцать тактов передается выходное число из первого регистра 19 приема второго кодопреобразователя 9 на первый регистр 21 выдачи и далее на первый информационный вход-выход первого кодопреобразователя 8 и обратная передача в первый регистр 21 выдачи второго кодопреобразователя 9. За вторые шестнадцать тактов передается входное число с второго информационного входа-выхода первого кодопреобразователя 8 во второй регистр 22 выдачи второго кодопреобразователя 9.

Формула изобретения

УСТРОЙСТВО ВВОДА-ВЫВОДА ИНФОРМАЦИИ ДЛЯ СИСТЕМЫ ЦИФРОВОГО УПРАВЛЕНИЯ, содержащее первый и второй преобразователи кодов, первый, второй, третий, четвертый, пятый и шестой блоки гальванической развязки на оптронах, преобразователь напряжения питания, первый и второй коммутационные элементы, первые и вторые информационные входы-выходы первого преобразователя кодов являются первыми и вторыми информационными входами-выходами устройства для подключения к объекту управления, выход преобразователя напряжения питания соединен с третьим и четвертым, а через первый и второй коммутационные элементы соответственно с первым и вторым управляющими входами первого преобразователя кодов, информационный выход первого преобразователя кодов через первый оптрон соединен с информационным входом второго преобразователя кодов, информационный выход которого через второй оптрон соединен с информационным входом первого преобразователя кодов, и первый, второй и третий управляющие входы второго преобразователя кодов и вход преобразователя напряжения питания подключены к шине питания устройства, четвертый, пятый, шестой, седьмой и восьмой управляющие входы второго преобразователя кодов являются соответственно входами выборки, чтения, записи, начальной установки и адресными входами устройства для подключения ЭВМ, первые и вторые информационные входы-выходы второго преобразователя кодов являются третьими информационными входами-выходами устройства для подключения ЭВМ, а каждый преобразователь кодов содержит первый и второй дешифраторы, генератор импульсов, счетчик импульсов, блок управления и синхронизации, первый и второй коммутаторы, первый и второй регистры приема, первый и второй регистры выдачи, регистр сдвига, первый, второй, третий и четвертый шинные формирователи, первый, второй, третий и четвертый элементы И НЕ, первый и второй элементы НЕ, причем первый и второй входы блока урпавления и синхронизации являются первым и вторым управляющими входами преобразователя кодов, входы выборки первого и второго дешифраторов являются четвертым управляющим входом преобразователя кодов, информационные входы первого и второго дешифраторов являются восьмым управляющим входом преобразователя кодов, стробирующие входы первого и второго дешифраторов являются соответственно пятым и шестым управляющими входами преобразователя кодов, первый выход первого дешифратора соединен с первым входом первого элемента И НЕ, второй вход которого соединен с первым выходом блока управления и синхронизации, а выход с управляющим входом первого шинного формирователя, выходы которого соединены с информационными входами первого регистра приема и являются первыми информационными входами-выходами преобразователя кодов, инверсные и прямые выходы первого регистра приема соединены с информационными входами первого коммутатора, выход которого соединен с информационным входом третьего шинного формирователя, управляющий вход которого соединен с выходом первого элемента НЕ, а выход соединен с выходом четвертого шинного формирователя и является информационным выходом преобразователя кодов, третий выход первого дешифратора соединен с первым входом второго элемента И НЕ, второй вход которого соединен с вторым выходом блока управления и синхронизации, а выход с управляющим входом второго шинного формирователя, выходы которого соединены с информационными входами второго регистра приема и являются вторыми информационными входами-выходами преобразователя кодов, инверсные и прямые выходы второго регистра приема соединены с информационными входами второго коммутатора, выход которого соединен с информационным входом четвертого шинного формирователя, информационный выход счетчика импульсов соединен с управляющим входом четвертого шинного формирователя, входом первого элемента НЕ и третьим входом блока управления и синхронизации, первый выход второго дешифратора соединен с первым входом третьего элемента И НЕ, выход которого соединен с входом записи первого регистра приема, третий выход второго дешифратора соединен с первым входом четвертого элемента И НЕ, выход которого соединен с входом записи второго регистра приема, информационный вход регистра сдвига является информационным входом преобразователя кодов, выход регистра сдвига соединен с информационными входами первого и второго регистров выдачи, выходы которых соединены с информационными входами соответственно первого и второго шинных формирователей, информационные выходы группы счетчика импульсов соединены с входами группы блока управления и синхронизации и адресными входами первого и второго коммутаторов, отличающееся тем, что третий вход-выход второго преобразователя кодов через третий оптрон соединен с третьим входом-выходом первого преобразователя кодов, четвертый и пятый входы-выходы первого преобразователя кодов через четвертый и пятый оптроны соединены соответственно с четвертым и пятым входами-выходами второго преобразователя кодов, шестой вход-выход которого через шестой оптрон соединен с шестым входом-выходом первого преобразователя кодов, а в каждый преобразователь кодов введены буферный регистр, первый, второй и третий синхронные триггеры, RS-триггер, первый и второй элементы ИЛИ, третий элемент НЕ, первый и второй элементы сравнения, счетчик по модулю три, счетчик сбоев, пятый элемента И НЕ, первая и вторая интегрирующие цепочки, элемент ИЛИ - НЕ, первый, второй и третий элементы И, пятый, шестой, седьмой и восьмой шинные формирователи, причем вход установки в "1" первого синхронного триггера является седьмым управляющим входом преобразователя кодов, вход синхронизации первого синхронного триггера соединен с выходом переполнения счетчика импульсов, выход первого синхронного триггера подключен к первому входу пятого элемента И НЕ, второй вход которого и первый вход третьего элемента И подключены к выходу второго синхронного триггера, D-вход которого соединен с выходом второго элемента сравнения, выход генератора импульсов соединен с информационным входом пятого шинного формирователя, выход которого соединен со счетным входом счетчика импульсов, четвертым входом блока управления и синхронизации, входом второго элемента НЕ, входом синхронизации регистра сдвига, счетным входом счетчика по модулю три, входом синхронизации второго счетного триггера и является третьим входом-выходом преобразователя кодов, выход второго элемента НЕ соединен с входом синхронизации третьего синхронного триггера, D-вход которого соединен с выходом пятого элемента И НЕ, а выход соединен с информационным входом шестого шинного формирователя и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента НЕ и управляющим входом седьмого шинного формирователя, выход второго элемента ИЛИ соединен с вторыми входами третьего и четвертого элементов И НЕ, пятый и шестой выходы блока управления и синхронизации соединены соответственно с входами первой и второй интегрирующих цепочек, выход первой интегрирующей цепочки соединен с первыми входами первого элемента И и элемента ИЛИ НЕ, выход второй интегрирующей цепочки соединен с первым входом второго элемента И и вторым входом элемента ИЛИ НЕ, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход которого подключен к суммирующему входу счетчика сбоев, выход переполнения которого соединен с входом установки в "1" RS-триггера, третий выход блока управления и синхронизации соединен с управляющими входами пятого и шестого шинных формирователей и входом третьего элемента НЕ, второй выход второго дешифратора соединен с входами установки в "0" счетчика сбоев и RS-триггера, выход которого соединен с информационным входом восьмого шинного формирователя, управляющий вход которого соединен с вторым выходом первого дешифратора, выход восьмого шинного формирователя подключен к информационному входу первого регистра приема, выход регистра сдвига соединен с первым входом первого элемента сравнения и информационным входом буферного регистра, вход записи которого подключен к четвертому выходу блока управления и синхронизации, а выход к второму входу первого элемента сравнения, выход которого соединен с вторыми входами первого элемента ИЛИ, первого и второго элементов И, выходы первого и второго элементов И соединены с входами записи первого и второго регистров выдачи соответственно, выход шестого шинного формирователя соединен с входами установки в "0" счетчика импульсов, первого синхронного триггера и счетчика по модулю три и является шестым входом-выходом преобразователя кодов, D-вход первого синхронного триггера является третьим управляющим входом преобразователя кодов, выходы счетчика по модулю три соединены с первыми входами второго элемента сравнения и информационными входами седьмого шинного формирователя, выходы которого соединены с вторыми входами второго элемента сравнения и являются четвертым и пятым входами-выходами преобразователя кодов, четвертый выход блока управления и синхронизации соединен с входом записи буферного регистра.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4