Устройство для измерения угловых координат в многолучевых рлс

 

Заявляемое изобретение относится к области многоканальных радиолокационных измерителей. Способ измерения угловых координат позволяет повысить точность измерений при снижении требований к идентичности характеристик направленности отдельных антенн и параметров приемных каналов, что достигается одновременной обработкой амплитуд эхо-сигналов всех каналов и характеристик направленности этих каналов с последующей минимизацией суммарной ошибки между отношениями амплитуд эхо-сигналов и отношениями значений характеристик направленности для всех пар каналов и различных значений угловой координаты из выбранного сектора углов. Новым в способе является определение значений характеристик направленности каждого из каналов в плоскости измерений с последующим вычислением суммарных ошибок между отношениями значений амплитуд эхо-сигналов и характеристик направленности для всех пар каналов при различных значениях угловой координаты из выбранного сектора углов. В качестве угловой координаты принимают то значение угла, при котором суммарная ошибка минимальна. Заявляемое устройство для измерения угловых координат содержит n приемных каналов, измерители амплитуд эхо-сигналов в каждом канале, блок определения характеристик направленности и их отношений, схему управления и блок вычисления суммарной ошибки и поиска ее минимума. 4 з.п ф-лы, 5 ил.

Заявляемое изобретение относится к области многоканальных радиолокационных измерителей угловых координат и может быть использовано в системах пассивной или активной локации и пеленгации для измерений угловых координат в любой плоскости.

Известен способ измерения угловых координат в многолучевых РЛС с помощью расположенного в одной плоскости под фиксированными углами пучка иглообразных лучей [1, с.71,72] заключающийся в том, что выходные сигналы отдельных приемников комбинируют для отображения положения по дальности всех целей, находящихся в пространстве обзора. Для определения угловых координат целей производят интерполяцию в пределах разделенных лучей путем одновременного сравнения амплитуд эхо-сигналов, принятых смежными лучами.

Известный измеритель угловых координат, выбранный в качестве прототипа заявляемого устройства, содержит n приемных каналов и измерителей амплитуд эхо-сигналов.

Основными недостатками известных способа и устройства являются низкая точность измерений и сильное влияние неидентичности параметров и характеристик различных каналов на точность измерения угловых координат и в связи с этим высокие требования к идентичности характеристик и параметров этих каналов.

Заявляемые способ и устройство позволяют повысить точность измерений угловых координат при снижении требований к идентичности характеристик направленности отдельных антенн и параметров приемных каналов.

Это достигается тем, что в известном способе измерения угловых координат производят обработку амплитуд сигналов, принятых от данной цели, всеми каналами, а не только смежными, как в прототипе. При этом одновременно выполняют обработку характеристик направленности тех же каналов. Смысл обработки заключается в минимизации суммарной ошибки между отношениями амплитуд сигналов, принятых по двум каналам, и отношениями характеристик направленности тех же каналов для всех возможных пар каналов в пределах заданного сектора углов. Другими словами решается задача минимизации функции где F_i(Θ), F_j(Θ) характеристики направленности каналов с номерами i, j (при этом i≠j); U_i, U_j измеренные значения амплитуд сигналов в тех же каналах; Θ угловая координата; N число возможных пар каналов (N≥2).

Значение амплитуды сигнала на выходе приемного канала определяется характеристикой направленности антенны и коэффициентом передачи канала: U_i(Θ)= F_i(Θ)·K_i·U_α; (1.2) где K_i коэффициент передачи i-го канала; U_α амплитуда поля на входе антенны.

Поэтому отношения F_i(Θ)/F_j(Θ) и U_i(Θ)/U_j(Θ) для одного и того же значения угловой координаты Θ будут одинаковыми и их разница для идентичных каналов теоретически равна нулю. Однако из-за отличий в характеристиках направленности и коэффициентах передачи каналов разница имеет конечное значение, т. е. имеет место ошибка. Сумма ошибок для всех возможных пар каналов минимальна только для угла q, соответствующего истинному значению угловой координаты q _ист, что позволяет определять угловые координаты по факту минимума суммарной ошибки, определяемой выражением (1.1). Алгоритм определения угловых координат по факту минимума суммарной ошибки приведен на фиг.1. При определении угловых координат предлагаемым способом обработка сигналов состоит в следующем. С n выходов приемных каналов 1 эхо-сигналы поступают на сумматор для определения дальности до целей и параллельно на измерители амплитуд эхо-сигналов 2. С n выходов измерителей амплитуд сигналов значения амплитуд U₁, U₂,U_n поступают в блок определения отношений амплитуд 3, где вычисляют значения отношений амплитуд эхо-сигналов для всех возможных пар каналов a_ij=U_i/U_j и a_ji=U_j/U_i.

Полученные величины сравнивают и в дальнейшей обработке используют меньшую из величин. Это позволяет повысить точность вычислений и сократить время поиска суммарной ошибки. После сравнения меньшую величину отношений амплитуд запоминают и в соответствии с ее индексацией выбирают отношения значений характеристик направленности этой пары каналов, которые вычисляют в блоке определения характеристик направленности и их отношений 4.

Характеристики направленности (ХН) каждого канала измеряют предварительно известными методами антенных измерений. Текущие значения ХН для различных величин угловой координаты определяют по известному аналитическому выражению, полученному в результате аппроксимации реальных ХН, для каждого из n каналов и величины угловой координаты, которая поступает с блока вычисления суммарной ошибки и поиска ее минимума 5.

Для всех значений ХН определяют их отношения по парам каналов: b_ij(Θ)=F_i(Θ)/F_j(Θ) и b_ji(Θ)=F_j(Θ)/F_i(Θ) и величина с индексацией, соответствующей меньшему отношению амплитуд, поступает на устройство вычитания блока 5, на выходе устройства вычитания определяют разность a_ij-b_ij(Θ), т.е. ошибку для каждой пары каналов, величина которой зависит от величины угла Θ для которого рассчитаны характеристики направленности F_ij(Θ). Величину Θ определяют в блоке 5, в котором после ввода границ сектора углов q_min и Θ_max и требуемой точности измерений угловой координаты ε, проверяют условие Θ_max-Θ_min<ε (1.3)
Если условие (1.3) не выполняется, то вычисляют значения угловых координат:

Для вычисленного значения Θ₁ в блоке 4 рассчитывают значения F_i,j(Θ₁), b_i,j(Θ₁), b_j,i(Θ₁), и в блоке 5 определяют разность a_ij- b_ij(Θ₁). Полученную разность для повышения точности вычислений возводят в квадрат и сумматор вычисляет сумму квадратов разностей для всех пар каналов, т.е. суммарную ошибку:

аналогично вычисляют суммарную ошибку для значений угловой координаты Θ₂:

Полученные значения ошибок σ(Θ₁) и σ(Θ₂) сравнивают и оценивают тенденцию изменения функции ошибок. По результатам сравнения одну из границ сектора перемещают на место Θ₁ или Θ₂ (Θ_min или Θ_max), а значение второй границы сектора (Θ_max или Θ_min) сохраняют. Для новых границ сектора опять проверяют условие (1.3) и, если оно выполняется, величину угловой координаты Θ_ист определяют как полусумму границ сектора:
Θ_ист= (Θ_max+Θ_min)/2 (1.8)
если же условие (1.3) не выполняется, процесс вычисления ошибок по выражениям (1.6) и (1.7) для угловых координат Θ₁ и Θ₂, определяемых выражениями (1.4) и (1.5), повторяется до тех пор, пока не выполнится условие (1.3).

Конструкция и принцип действия устройства, реализующего предлагаемый способ измерения угловых координат, поясняется пятью рисунками графического материала. На фиг. 2 приведена функциональная схема устройства; на фиг.3 - структурная схема измерителя угловых координат; на фиг. 4 структурная схема цифровой части схемы управления и на фиг.5 эпюры, поясняющие работу цифровой части устройства.

Для реализации предложенного алгоритма в многоканальный измеритель угловых координат, содержащий n приемных каналов 1 и n измерителей амплитуд эхо-сигналов в каждом канале 2, дополнительно вводят блок определения отношений амплитуд эхо-сигналов 3, блок определения характеристик направленности (ХН) и их отношений 4, блок вычисления суммарной ошибки и поиска ее минимума 5 и схему управления 6 (фиг.2). При этом входами блока определения отношений амплитуд 3 являются выходы измерителей амплитуд эхо-сигналов 2, а его выход и выход блока определения ХН 4 являются входами блока вычисления суммарной ошибки 5, на выходе которого формируется значение измеренной угловой координаты. Схема управления 6 соединена с блоками 3, 4 и 5.

Схема управления 6 и введенные блоки 3, 4 и 5 полностью реализуют заявляемый способ, иллюстрируемый алгоритмом на фиг.1, и реализованы на цифровой элементной базе. Детальный состав этих блоков иллюстрируют фиг.3 и 4 графического материала.

Блок определения отношений амплитуд эхо-сигналов 3 (фиг.3) состоит из аналого-цифрового преобразователя (АЦП) 7 с n входами, двух мультиплексоров 8 и 9, двух схем деления 10 и 11, компаратора 12, коммутатора 13 и схемы умножения 14. При этом n выходов АЦП 7 соединены параллельно с n входами мультиплексора 8 и n-1 входами мультиплексора 9, выходы которых параллельно соединены с входами обоих схем деления. Выход схемы деления 10 соединен с первыми входами компаратора 12 и коммутатора 13, а выход схемы деления 11 с вторыми входами компаратора и коммутатора. Выходы компаратора 12 соединены с управляющими входами коммутатора 13 и являются управляющими выходами блока. Выходы коммутатора 13 соединены с обоими входами схемы умножения 14, выход которой является сигнальным выходом блока.

Блок определения характеристик направленности и их отношений 4 состоит из арифметического устройства (АУ) 15, постоянного и оперативного запоминающих устройств (ПЗУ) 16 и (ОЗУ) 17, двух мультиплексоров 18 и 19, двух схем деления 20 и 21, коммутатора 22 и схемы умножения 23. При этом n входов АУ 15 соединены с выходами ПЗУ 16 и два входа с сигнальными выходами блока определения суммарной ошибки и поиска ее минимума 5, а n выходов АУ 15 соединены параллельно с ОЗУ 17, n входами мультиплексора 18 и n-1 входами мультиплексора 19, выходы мультиплексоров параллельно соединены с входами обоих схем деления, выходы которых соединены с входами коммутатора 22, управляющие входы которого соединены с управляющими выходами блока определения отношений амплитуд 3 и являются управляющими входами блока. Выходы коммутатора 22 соединены с обоими входами схемы умножения 23, выход которой является сигнальным выходом блока 4.

Блок определения суммарной ошибки и поиска ее минимума 5 состоит из ОЗУ 24-26, ПЗУ 27, сумматоров 28 и 29, ключевых элементов 30-37, компараторов 38 и 39, схем умножения 40-43, схем вычитания 44 и 45, схемы задержки 46 и накопительного сумматора 47. При этом первый и второй входы ОЗУ 24 через ключевой элемент 30 соединены с ПЗУ 27 и через ключевые элементы 31 и 32 с ОЗУ 25. Вход 3 ОЗУ 24 соединен с ПЗУ 27, первым входом компаратора 38 и первым входом сумматора 29. Выходы ОЗУ 24 соединены параллельно с входами схемы вычитания 44 и сумматора 28. Выход схемы вычитания 44 соединен с вторым входом компаратора 38, первый выход которого соединен с синхровходами блоков 3, 5 и ключевым элементом 34 и является первым синхровходом блока, а второй выход соединен со схемой умножения 43 и через схему задержки 46 со схемой умножения 41 и является вторым синхровыходом блока. Выход сумматора 28 соединен с ключевым элементом 34, вторым входом сумматора 29 и схемой умножения 43. Выход ключевого элемента 34 соединен с входом схемы умножения 40, которая соединена с ключевым элементом 30 и через первый синхровход блока с выходом готовности данных блока 3. Выход схемы умножения 40 является выходом устройства. Выход сумматора 29 соединен с входом схемы умножения 41. Выходы схем умножения 41 и 43 через ключевые элементы 36 и 37 соединены с ОЗУ 25 и являются сигнальными выходами блока. Ключевые элементы 36 и 37 через первый и второй управляющий входы блока соединены со схемой управления. Выход схемы вычитания 45 соединен с обоими входами схемы умножения 42, выход которой соединен с накопительным сумматором 47, вход "сброс" и тактовый вход которого соединены с соответствующими выходами схемы управления и являются входом "сброс" и первым тактовым входом блока. Выход накопительного сумматора 47 через ключевые элементы 33 и 35 соединен с входами ОЗУ 26, а ключевые элементы через третий и четвертый управляющие входы блока соединены со схемой управления. Выходы ОЗУ 26 соединены с входами компаратора 39, выходы которого соединены с управляющими входами ключевых элементов 31 и 32.

В состав устройства входит схема управления 6 (фиг.4), первый синхровход которой соединен с выходом готовности данных блока 3, второй синхровход соединен с вторым синхровыходом блока 5. Адресные выходы 1 и 2 схемы управления 6 соединены с адресными входами блоков 3 и 5. Управляющие выходы 1 и 2 соединены с управляющими входами блока 5, выход "сброс" соединен с входом "сброс" блока 5, а первый тактовый выход с тактовым входом 1 блока 5. Первый и четвертый синхровыходы схемы управления соединены с синхровходами 1 и 2 блока 5. Второй и третий синхровыходы соединены с синхровходами 3 и 4 блока 5, пятый синхровыход с пятым синхровходом блока 5 и первым синхровходом блока 4, а шестой с синхровходом 2 блока 4 и синхровходом 6 блока 5. Второй тактовый выход схемы управления соединен с тактовым входом 2 блока 5, третий тактовый выход с тактовым входом 3 блока 5 и тактовым входом 1 блока 4.

Схема управления 6 состоит из тактового генератора 48, шести вентилей 49-54, пяти счетчиков 55-59, трех схем ИЛИ 60-62, пяти триггеров 63-67, ПЗУ 68 и схемы задержки 69. При этом выход тактового генератора 48 соединен с входами вентилей 49, 50, 52, 53, ОЗУ 24 и является тактовым выходом 1 схемы управления. Вторые входы вентилей 49 и 50 и вход 3 схемы ИЛИ 61 соединены с первым синхровходом схемы управления. Выход вентиля 49 соединен с входом счетчика 55, цепь переноса которого соединена с входом счетчика 56, выход которого соединен с ПЗУ 68, а цепь переноса с вторым входом схемы ИЛИ 61 и входом триггера 67. Выходы ПЗУ 68 являются адресными выходами 1 и 2 схемы управления, а выходы триггера 67 первым и вторым управляющими выходами схемы. Выход вентиля 50 соединен с первым входом вентиля 51 и одновременно является вторым тактовым выходом схемы управления. Второй вход вентиля 51 соединен с выходом триггера 64, а выход вентиля с входом счетчика 57, выход которого является первым выходом схемы управления. Цепь сигнала переноса счетчика 57 соединена с входом триггера 63, первым входом схемы ИЛИ 61, вторым входом схемы ИЛИ 60, через схему задержки 69 с вторым входом схемы ИЛИ 62 и является выходом "сброс" схемы управления. Выход триггера 63 соединен с первым входом вентиля 54 и одновременно выходы триггера 63 являются управляющими выходами 3 и 4 схемы управления. Выход схемы ИЛИ 61 соединен с входом триггера 64, выход Q которого является вторым входом вентиля 54, выход которого является четвертым синхровыходом схемы управления. Вход 2 вентиля 52 соединен с выходом триггера 65, выход вентиля 52 соединен со счетчиком 58, выход которого является вторым синхровыходом схемы управления, а цепь переноса соединена с первым входом схемы ИЛИ 60, выход которой соединен с входом триггера 65, выход Q которого является третьим синхровыходом схемы управления. Вход 2 вентиля 53 является вторым синхровходом схемы управления, а третий вход соединен с входом триггера 66. Выход вентиля 53 соединен с входом счетчика 59 и является третьим тактовым выходом схемы управления. Выход счетчика 59 является пятым синхровыходом схемы управления, а цепь переноса соединена с первым входом схемы ИЛИ 62, выход которой соединен с входом триггера 66, выход Q которого является шестым синхровыходом схемы управления.

Устройство для измерения угловых координат работает следующим образом. На входах устройства (фиг.3) имеются n значений напряжений с выходов измерителей амплитуд сигналов n приемных каналов. После подачи напряжения питания по сигналам с синхровыходов 2 и 3 схемы управления 6 из ПЗУ 27, блок 5, через ключевой элемент 30 в ОЗУ 24 в первую ячейку записывается величина Θ_max, во вторую величина Θ_min и в третью ε. Значения q_max, Θ_min границы выбранного сектора углов поступают на сумматор 28 и схему вычитания 44. С выхода схемы вычитания величина (Θ_max - Θ_min) поступает на вход 2 компаратора 38, на вход 1 которого из ячейки 3 ОЗУ 24 поступает величина ε. Если (Θ_max-Θ_min)> ε, сигнал с выхода 1 компаратора 38 (первый синхровыход блока 5, линия Z) разрешает в АЦП 7 (блок 3) преобразование сигналов на входах устройства в цифровой код. Величина (Θ_max-Θ_min) с выхода сумматора 28 поступает на вход 2 сумматора 29, на вход 1 которого с ОЗУ 24 поступает величина ε. Величина (Θ_max+Θ_min+ε) с выхода сумматора 29 и величина (Θ_max+Θ_min) с выхода сумматора 28 поступают соответственно на входы схем умножения 41 и 43. По сигналу с выхода 2 компаратора 38 схема умножения 43 вычисляет величину Θ₁= (Θ_max+Θ_min)/2, а схема умножения 41 величину Θ₂= (Θ_max+Θ_min+ε)/2, Значение Θ₁ по разрешающему сигналу с управляющего выхода 2 схемы управления через ключевой элемент 37 поступает на сигнальный вход блока 4 в АУ 15 и записывается в первую ячейку ОЗУ 25 блока 5. АУ 15 по известному аналитическому выражению в соответствии с коэффициентами, поступающими из ПЗУ 16, вычисляет значения характеристик направленности каждого канала для угла Θ₁ и они записываются в соответствующие ячейки ОЗУ 17. После окончания преобразования с выхода готовых данных блока 3 на схему управления 6 поступает сигнал, по которому со схемы управления на адресные входы блоков 3 и 4 поступают коды, соответствующие номерам каналов, амплитуды напряжений и значения характеристик направленности которых проходят на выходы мультиплексоров. В соответствии с кодами, поступающими с адресных выходов 1 (линия d) и 2 (линия e) схемы управления происходит перебор всех возможных пар каналов мультиплексорами 8, 9, 18 и 19 блоков 3 и 4. Напряжения, соответствующие амплитудам сигналов в каждой паре каналов, и значения характеристик направленности этих же каналов с выходов мультиплексоров поступают на схемы деления 10, 11, 20 и 21, которые вычисляют отношения амплитуд сигналов a_ij и a_ji схемы деления 10, 11 и отношения значений характеристик направленности тех же каналов b_ij и b_ji схемы деления 20, 21. С выходов схем деления 10 и 11 величины a_ij и a_ji поступают на компаратор 12. Компаратор сравнивает их и по сигналам с его выходов коммутатор 13 пропускает на выход меньшую величину. По сигналам с управляющих выходов 1 (линия a) и 2 (линия b) блока 3 на выход коммутатора 22 блока 4 проходят отношения значений характеристик направленности этой пары каналов с той же индексацией. С выходов коммутаторов 13 и 22 отношения значений характеристик направленности и амплитуд сигналов поступают на входы схем умножения 14 и 23 соответственно, возводятся в квадрат и поступают на сигнальные входы блока 5. Схема вычитания 45 вычисляет разность a²_ij-b²_ij, которая возводится в квадрат схемой умножения 42 и поступает на накопительный сумматор 47, на выходе которого после перебора всех возможных пар каналов формируется величина суммарной ошибки для угла Θ₁:

По сигналу с управляющего выхода 3 схемы управления значение σ(Θ₁) через ключевой элемент 33 записывается в первую ячейку ОЗУ 26. Сигнал с выхода "сброс" схемы управления подготавливает накопительный сумматор 47 к вычислению величины суммарной ошибки для значения угловой координаты . По сигналу с управляющего выхода 1 схемы управления через ключевой элемент 36 во вторую ячейку ОЗУ 25 записывается величина Θ₂ и, как и для величины Θ₁, вычисляется величина суммарной ошибки:

По сигналу с управляющего выхода 4 схемы управления величина через ключевой элемент 35 поступает в ячейку 2 ОЗУ 26. Сумматор 47 обнуляется по сигналу с выхода "сброс" схемы управления. Значения σ(Θ₁), и σ(Θ₂) поступают для сравнения на компаратор 39. По результатам сравнения с выходов компаратора на ключевые элементы 31 и 32 поступают сигналы, по которым, если значению Θ_max присваивают Θ₂,, а Θ_min сохраняют, если же , то значению Θ_min присваивают Θ₁, a Θ_max сохраняют. Для новых значений границ сектора вычисляют новые значения , как описано выше, и компаратор 38 проверяет условие (1.3). Если оно выполняется, по сигналу с синхровыхода 1 блока 5 АЦП 7 обнуляется и подготавливается к приему новой информации, по тому же сигналу через ключевой элемент 34 на схему умножения 40 проходит величина (Θ_max+Θ_min). По сигналу с синхровыхода 1 блока 3 (линия f) схема умножения 40 вычисляет величину Θ_ист= (Θ_max+Θ_min)/2, которая является измеренным значением угловой координаты.

Рассмотрим подробнее работу цифровой части схемы управления 6 (фиг.5). После подачи напряжения питания начинает работать генератор тактовых импульсов 48 (эпюра 1). Импульсы тактовой частоты поступают на ОЗУ 24 и через вентиль 52 на счетчик 58, управляющий считыванием с ПЗУ 27 и записью в ОЗУ 24 величин Θ_max, Θ_min и ε. После записи этих величин (эпюра 2) по импульсу переноса счетчика 58 (эпюра 3) триггер 65 переключается (эпюра 4) и переводит ОЗУ 24 в режим чтения, уровень логического "0" с выхода триггера 65 закрывает вентиль 52. После поступления уровня логической единицы с синхровыхода 2 блока 5 (эпюра 5) открывается вентиль 53 и импульсы тактовой частоты поступают на счетчик 59, который управляет записью и чтением информации в ОЗУ 25, ОЗУ 17 и ПЗУ 16. В ОЗУ 25 записывается величина Θ₁ и одновременно в соответствии с коэффициентами, считываемыми с ПЗУ 16, в АУ 15 рассчитываются значения характеристик направленности всех каналов и записываются в ОЗУ 17. После записи значений характеристик направленности (эпюра 7) в ОЗУ 17 счетчик 59 вырабатывает сигнал переноса (эпюра 8), по которому триггер 66 переключается и переводит ОЗУ 25 и ОЗУ 17 в режим чтения (эпюра 9). Уровень логического "0" с выхода триггера 66 закрывает вентиль 53. Сигнал готовности данных с синхровыхода блока 3 (цепь f, эпюра 10) поступает на схему ИЛИ 61, переключает триггер 64 (эпюра 11) и открывает вентили 49 и 50. Тактовые импульсы поступают на счетчики 55 и 56, которые управляют считыванием с ПЗУ 68 кодов, поступающих на адресные выходы схемы управления. После считывания кодов с ПЗУ 68 счетчик 56 вырабатывает сигнал переноса (эпюра 12), время появления которого (t_сч) зависит от количества каналов n. Сигнал переноса счетчика 56 переключает триггер 67, подготавливая тем самым ОЗУ 25 к записи величины Θ₂, поступает через схему ИЛИ 61 на триггер 64 и переключает его. Уровень логической "1" с выхода триггера 64 открывает вентиль 51, импульсы тактовой частоты поступают на счетчики 57, который управляет записью в ОЗУ 26 величины σ(Θ_i) (эпюра 13). Запись в ОЗУ 26 осуществляется через ключевой элемент 33 (фиг.3) по разрешающему сигналу с выхода триггера 63 (цепь s, эпюра 15). После записи величины σ(Θ_i) счетчик 57 вырабатывает сигнал переноса, по которому триггеры 64 и 63 переключаются (эпюра 11 и 15) и закрывают вентили 51 и 54, таким образом, ОЗУ 26 в режим чтения не переключается. Этим же сигналом переключается триггер 65 и тактовые импульсы поступают на счетчик 58, который управляет записью величины ε в ОЗУ 24 (эпюра 2). Триггер 66 переключается через t_з=T_п и переводит ОЗУ 17 и 25 в режим записи. По сигналу переноса счетчика 58 (эпюра 3) триггер 65 переключается (эпюра 4), ОЗУ 24 переходит в режим чтения и величины q_max, Θ_min и ε поступают в блок вычисления суммарной ошибки 5 для дальнейшей обработки. По окончании записи величины q₂ в ОЗУ 25 и величины F_i(Θ₂) в ОЗУ 17 по сигналу переноса счетчика 59 (эпюра 8) счетчик обнуляется, триггер 66 переключается, закрывает вентиль 53 и переводит ОЗУ 25 и ОЗУ 17 в режим чтения. По сигналу переноса счетчика 56 (эпюра 12) триггер 64 переключается и разрешает запись величины σ(Θ₂) в ОЗУ 26, триггер 67 также переключается и разрешает прохождение информации через ключевой элемент 37 для записи в ОЗУ 25 величины По сигналу переноса счетчика 57 триггеры 63 и 64 переключаются, вентиль 54 открывается и ОЗУ 26 переходит в режим чтения. На компаратор 39 для сравнения поступают величины σ(Θ₁) и σ(Θ₂). Сигналы с выходов триггера 63 подготавливают ОЗУ 46 к записи величины Триггер 66 переключается и в ОЗУ 24 из ОЗУ 25 записываются величины ε и Θ₁ или Θ₂, в зависимости от сигналов с компаратора 39 на ключевых элементах 31 и 32. Для новых значений границ сектора в блоке вычисления суммарной ошибки 5 вычисляют новые значения и схема управления продолжает вырабатывать сигналы, как описано выше, до выполнения условия (1.3). Если условие (1.3) выполнено, по сигналам с синхровыходов 1 блоков 5 и 3 в ОЗУ 24 из ПЗУ 27 записываются значения ε и исходных границ сектора углов q_max и Θ_min. . Если на входе устройства есть сигналы, схема управления вырабатывает сигналы в последовательности, приведенной выше.

Рассмотрим возможности схемной реализации основных элементов предлагаемого многоканального измерителя угловых координат. Большинство элементов блоков 3, 4 и 5 такие, как мультиплексоры, умножители, сумматоры, вентили (схемы И), схемы ИЛИ, триггеры, ОЗУ и ПЗУ, счетчики и компараторы и т.д. являются стандартными, широко применяются на практике и описаны в [2] [3, с. 175,258,279] [4] Делители могут быть выполнены на микросхеме К1802ВР2, описанной в [5, с.120-122]
Литература
1. Справочник по радиолокации. /Под ред. М.Сколника.-Нью-Йорк, 1970./ Пер. с англ. в 4 т./Под общ. ред. К.Н.Трофимова.-Том 4: Радиолокационные станции и системы./Под ред. М.М.Вейсбейна.-М. Сов.радио, 1978, с.376.

2. В.Шило. Популярные цифровые микросхемы: Справочник. М. Радио и связь, 1989, с.352.

3. Цифровые и интегральные микросхемы: Справ./М.И.Богданович, И.Н.Грель, В.А.Прохоренко, В.В.Шалимо.Мн. Беларусь, 1991, с.493.

4. Аналоговые и цифровые ИМС:Справочник./Под ред. С.В.Якубовского.-М. Радио и связь, 1989, с.435.

5. Справочник по устройствам цифровой обработки информации. /[Н.А.Виноградов и др. Под ред. В.Н.Яковлева.-Киев: Техника, 1988, с.414.

Формула изобретения

1. Устройство для измерения угловых координат (УК) в многолучевых РЛС, содержащее n приемных каналов, каждый из которых содержит последовательно соединенные антенну, приемное устройство и измеритель амплитуды сигналов, отличающееся тем, что дополнительно вводят блок определения отношении амплитуд, блок определения характеристик направленности и их отношений, блок определения суммарной ошибки и блок управления, причем n сигнальных входов блока определения отношений амплитуд соединены с выходами измерителей амплитуд сигналов, синхровход соединен с первым синхровыходом блока определения суммарной ошибки, два его адресных входа соединены с первым и вторым адресными выходами блока управления, два управляющих выхода с управляющими входами блока определения характеристик направленности и их отношений, сигнальный выход с первым сигнальным входом блока определения суммарной ошибки, а выход "Готовность данных" с аналогичным входом блока определения суммарной ошибки и первым синхровходом блока управления, второй сигнальный вход блока определения суммарной ошибки соединен с сигнальным выходом блока определения характеристик направленности и их отношений, шесть синхровходов, четыре управляющих входа, три тактовых входа и вход "Сброс" которого соединены с одноименными выходами блока управления, его первый синхровыход соединен с синхровходом блока определения характеристик направленности и их отношений, а второй синхровыход с вторым синхровходом блока управления, первый сигнальный выход блока определения суммарной ошибки является выходом устройства, а второй и третий соединены с первым и вторым сигнальными входами блока определения характеристик направленности и их отношений, тактовый вход которого соединен с третьим тактовым выходом блока управления, а два синхровхода с пятым и шестым синхровыходами блока управления.

2. Устройство по п.1, отличающееся тем, что блок определения отношений амплитуд выполнен из аналого-цифрового преобразователя, двух мультиплексоров, двух блоков деления, компаратора, коммутатора и блока умножения, причем n входов аналого-цифрового преобразователя соединены с выходами измерителей амплитуд сигналов и являются сигнальными входами блока, n выходов аналого-цифрового преобразователя соединены с n входами первого мультиплексора и параллельно, кроме первого, с n 1 входами второго мультиплексора, выходы мультиплексоров параллельно соединены с входами двух блоков деления, выходы блоков деления соединены параллельно с входами компаратора и коммутатора, выход коммутатора с двумя входами блока умножения, выход которого является сигнальным выходом блока, выходы компаратора соединены с управляющими входами коммутатора и являются управляющими выходами блока, синхровходы преобразователя и мультиплексоров соединены с первым синхровыходом блока определения суммарной ошибки и являются синхровходом блока, адресные входы мультиплексоров являются адресными входами блока и соединены с адресными выходами блока управления, синхровыход преобразователя является выходом "Готовность данных" блока.

3. Устройство по п.1, отличающееся тем, что блок определения характеристик направленности и их отношений выполнен из постоянного запоминающего устройства (ПЗУ), арифметического устройства (АУ), оперативного запоминающего устройства (ОЗУ), двух мультиплексоров, двух блоков деления, коммутатора и блока умножения, причем n входов АУ соединены с n выходами ПЗУ и два входа с вторым и третьим сигнальными выходами блока определения суммарной ошибки и являются сигнальными входами блока, n выходов АУ и n выходов ОЗУ соединены параллельно с n входами первого мультиплексора и, кроме первого выхода, с n 1 входами второго мультиплексора, выходы мультиплексоров параллельно соединены с входами двух блоков деления, выходы которых через коммутатор соединены с двумя входами блока умножения, выход которого является сигнальным выходом блока, два управляющих входа коммутатора соединены с управляющими выходами блока определения отношений амплитуд и являются управляющими входами блока, два тактовых входа ОЗУ, синхровходы ОЗУ и ПЗУ соединены соответственно с пятым и шестым синхровыходами и третьим тактовым выходом блока управления и являются соответствующими входами блока, синхровходы мультиплексоров соединены с первым синхровыходом блока определения суммарной ошибки и являются синхровходом блока, адресные входы мультиплексоров с адресными выходами блока управления и являются адресными входами блока.

4. Устройство по п.1, отличающееся тем, что блок определения суммарной ошибки выполнен из трех ОЗУ, ПЗУ, двух сумматоров, накопительного сумматора, четырех блоков умножения, двух блоков вычитания, восьми ключевых элементов, двух компараторов и блока задержки, причем два входа первого ОЗУ через первый ключевой элемент соединены с двумя выходами ПЗУ и через второй и третий ключевые элементы с двумя выходами второго ОЗУ, инверсный вход первого ключевого элемента является входом "Готовность данных" блока и соединен с одноименным выходом блока определения отношений амплитуд, третий вход первого ОЗУ соединен с третьим выходом ПЗУ и первыми входами первого компаратора и второго сумматора, выходы первого ОЗУ соединены параллельно с входами первого сумматора и первого блока вычитания, выход которого соединен с вторым входом первого компаратора, первый выход первого компаратора соединен с управляющим входом четвертого ключевого элемента и является первым синхровыходом блока, второй выход соединен с входом первого блока умножения и входом блока задержки, выход которого является вторым синхровыходом блока и соединен с входом третьего блока умножения, выход первого сумматора соединен с вторым входом второго сумматора, вторым входом первого блока умножения и входом четвертого ключевого элемента, выход которого соединен с первым входом второго блока умножения, второй вход которого является входом "Готовность данных" блока, а выход первым сигнальным выходом блока и выходом устройства, выход второго сумматора соединен с вторым входом третьего блока умножения, выходы первого и третьего блоков умножения через пятый и шестой ключевые элементы соединены с входами второго ОЗУ и являются вторым и третьим сигнальными выходами блока, управляющие входы пятого и шестого ключевых элементов являются соответственно первым и вторым управляющими входами блока, входы второго блока вычитания являются первым и вторым сигнальными входами блока, его выход соединен с двумя входами четвертого блока умножения, выход которого соединен с входом накопительного сумматора, вход "Сброс" и тактовый вход которого являются соответственно входом "Сброс" и первым тактовым входом блока, выход накопительного сумматора через седьмой и восьмой ключевые элементы соединен с двумя входами третьего ОЗУ, а управляющие входы седьмого и восьмого ключевых элементов являются третьим и четвертым управляющими входами блока, выходы третьего ОЗУ соединены с входами второго компаратора, выходы которого являются управляющими входами второго и третьего ключевых элементов, синхровходы и тактовые входы трех ОЗУ и ПЗУ соединены с шестью синхровыходами и тремя тактовыми выходами блока управления и являются синхровходами и тактовыми входами блока.

5. Устройство по п.1, отличающееся тем, что блок управления выполнен из тактового генератора, шести вентилей, пяти счетчиков, трех элементов ИЛИ, пяти триггеров, ПЗУ и блока задержки, причем выход тактового генератора соединен с входами четырех вентилей и является первым тактовым выходом блока, первые входы первого и второго вентилей и третий вход первого элемента ИЛИ соединены с первым синхровходом блока, выход первого вентиля соединен с входом первого счетчика, цепь переноса которого соединена с входом второго счетчика, выход которого соединен с синхровходом ПЗУ, а цепь переноса с входом первого триггера и вторым входом первого элемента ИЛИ, выходы ПЗУ являются первым и вторым адресными выходами блока, а выходы первого триггера первым и вторым управляющими выходами блока, выход второго вентиля соединен с первым входом третьего вентиля и является вторым тактовым выходом блока, второй вход третьего вентиля соединен с выходом второго триггера, выход третьего вентиля с входом третьего счетчика, выход которого является первым синхровыходом блока, а цепь переноса соединена с входом третьего триггера, первым входом первого элемента ИЛИ, вторым входом второго элемента ИЛИ и через блок задержки с вторым входом третьего элемента ИЛИ и является выходом "Сброс" блока, выходы третьего триггера являются третьим и четвертым управляющими выходами блока, причем выход соединен с первым входом шестого вентиля, второй вход которого соединен с выходом Q второго триггера, а выход является четвертым синхровыходом блока, вход второго триггера соединен с выходом первого элемента ИЛИ, второй вход четвертого вентиля соединен с выходом четвертого триггера, а выход с входом четвертого счетчика, выход которого является вторым синхровыходом блока, а цепь переноса соединена с первым входом второго элемента ИЛИ, выход которого соединен с входом четвертого триггера, выход Q которого является третьим синхровыходом блока, второй вход пятого вентиля является вторым синхровходом блока, а третий вход соединен с выходом пятого триггера, выход пятого вентиля соединен с входом пятого счетчика и является третьим тактовым выходом блока, выход пятого счетчика является пятым синхровыходом блока, а цепь переноса соединена с первым входом третьего элемента ИЛИ, выход которого соединен с входом пятого триггера, выход Q которого является шестым синхровыходом блока.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5