Процессорный элемент

 

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных средств, требующих высокопроизводительной обработки данных, например, в системах цифровой обработки визуальной информации. Процессорный элемент содержит семь мультиплексоров, шесть регистров, арифметико-логическое и оперативное запоминающее устройство, а также два элемента И и два элемента НЕ. Процессорный элемент обеспечивает возможность передачи информации по ортогональным и диагональным направлениям, а также позволяет одновременно выполнять процедуры загрузки информации, вычислений с загруженными данными и выгрузки результатов обработки. 7 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных средств, требующих высокопроизводительной обработки данных, например, в системах цифровой обработки визуальной информации.

Известна ячейка однородной вычислительной структуры, обладающая расширенными функциональными возможностями за счет организации двунаправленного обмена информацией и содержащая восемь регистров, два коммутатора, схему сравнения, счетчик, управляющую память, элемент И и пять элементов ЗАПРЕТ (см. например, патент РФ N 2040038 от 25.06.93 г. кл. С 06 F 7/00).

В этой ячейке не предусмотрена возможность хранения информации, и, кроме того, она обеспечивает организацию только ортогонального обмена информацией, что ограничивает ее использование.

Наиболее близким аналогом-прототипом является процессорный элемент геометрико-арифметического параллельного процессора, содержащий пять мультиплексоров, четыре регистра, оперативное запоминающее устройство (ОЗУ), арифметико-логическое устройство (АЛУ) и переключатель. Первые группы входов всех мультиплексоров соединены с входной информационной шиной процессорного элемента, вторые группы входов всех мультиплексоров подключены к управляющей шине, а третьи группы входов с первого по четвертый мультиплексоров соединены с выходами ОЗУ.

Выходы первого, второго, третьего и четвертого мультиплексоров через соответствующие регистры соединены с выходными шинами процессорного элемента, причем первый, второй и третий входы АЛУ подключены к выходам соответственно второго, третьего и четвертого регистров, а выходы заема и переноса АЛУ соединены с соответствующими входами четвертого мультиплексора, при этом выход суммы АЛУ подключен к входу пятого мультиплексора, выход которого через переключатель соединен с шиной "вход-выход" ОЗУ (См. журнал "Зарубежная радиоэлектроника", N7,1987г.М. Радио и связь, стр. 71-73).

Такой процессорный элемент предназначен для обмена информацией в ортогональных направлениях, а для передачи информации в других (диагональных) направлениях, а также для реализации с помощью этого процессорного элемента сложных разветвленных алгоритмов необходимо проведение промежуточных операций, что существенно снижает его быстродействие.

Сущность изобретения состоит в том, что в процессорный элемент, содержащий пять мультиплексоров, четыре регистра, оперативное запоминающее устройство (ОЗУ) и арифметико-логическое устройство (АЛУ), причем первые группы информационных входов первого и второго мультиплексоров, первые, вторые, третьи и четвертые группы информационных входов третьего и четвертого мультиплексоров соединены соответственно с первой по десятую группами информационных входов процессорного элемента, группы управляющих входов первого, второго, третьего, четвертого и пятого мультиплексоров соединены соответственно с первой по пятую группами управляющих входов процессорного элемента, выходы первого, второго, третьего и четвертого мультиплексоров подключены соответственно к информационным входам первого, второго, третьего и четвертого регистров, выходы первого и второго регистров соединены со вторыми группами информационных входов соответственно первого и второго мультиплексоров и с первой и второй группами информационных выходов процессорного элемента, выходы третьего и четвертого регистров подключены соответственно к пятым и шестым группам информационных входов третьего и четвертого мультиплексоров, к третьей и четвертой группам информационных выходов процессорного элемента и первой и второй группам информационных входов арифметико-логического устройства, группа выходов результата которого соединена с группой информационных входов пятого мультиплексора, группа выходов оперативного запоминающего устройства соединена с третьими группами информационных входов первого и второго мультиплексоров и седьмыми группами информационных входов третьего и четвертого мультиплексоров, а группа адресных входов оперативного запоминающего устройства подключена к адресным входам процессорного элемента, введены шестой и седьмой мультиплексоры, пятой и шестой регистры, первый и второй элементы. И, первый и второй элементы НЕ, причем выходы первого и второго регистров соединены соответственно с первой и второй группами информационных входов шестого мультиплексора, управляющий вход которого подключен к первому управляющему входу процессорного элемента, выходы шестого мультиплексора соединены со второй группой информационных входов пятого мультиплексора, выходы которого соединены с группой информационных входов оперативного запоминающего устройства, при этом первый и второй входы первого элемента И и первый вход второго элемента И соединены соответственно со вторым, третьим и четвертым управляющими входами процессорного элемента, выход первого элемента И соединен с управляющим входом пятого регистра, информационный вход которого соединен с выходом переноса/заема арифметико-логического устройства, выход пятого регистра соединен с управляющим входом пятого мультиплексора и первым информационным входом седьмого мультиплексора и с входом переноса арифметико-логического устройства, выход седьмого мультиплексора подключен к информационному входу шестого регистра, выход которого через первый элемент НЕ соединен со вторым входом второго элемента И, выход которого подключен к управляющему входу оперативного запоминающего устройства, управляющий вход арифметико-логического устройства соединен с пятым управляющим входом процессорного элемента, а управляющие входы седьмого мультиплексора и шестого регистра подключены соответственно ко второму и третьему управляющим входам процессорного элемента, второй информационный вход седьмого мультиплексора соединен с выходом нулевого разряда группы выходов оперативного запоминающего устройства, первый тактовый вход процессорного элемента соединен с тактовыми входами первого, второго, третьего и четвертого регистров и через второй элемент НЕ - с тактовыми входами пятого и шестого регистров, тактовый вход оперативного запоминающего устройства подключен ко второму тактовому входу процессорного элемента, а группа логических выходов арифметико-логического устройства соединена с третьей группой информационных входов пятого мультиплексора.

Такое выполнение процессорного элемента обеспечивает возможность передачи информации по ортогональным направлениям, но и по диагонали без проведения дополнительных промежуточных операций, а также позволяет одновременно выполнять процедуры загрузки информации, вычислений с загруженными данными и выгрузки результатов обработки, что существенно повышает быстродействие.

На фиг. 1 представлена функциональная схема процессорного элемента; на фиг.2-7 временные диаграммы режимов работы процессорного элемента.

В табл. 1 приведены программирующие инструкции, коды операций которых соответствуют управляющим сигналам процессорного элемента.

В табл.2 приведены выполняемые процессорным элементом логические операции.

Процессорный элемент (ПЭ) (фиг.1) содержит первый, второй, третий, четвертый, пятый, шестой и седьмой мультиплексоры соответственно 1,2,3,4,5,6,7, первый, второй, третий, четвертый пятый, шестой регистры соответственно 8,9,10,11,12,13, арифметико-логическое устройство (АЛУ) 14, оперативно запоминающее устройство (ОЗУ)15, первый и второй элемент И соответственно 16,17, первый и второй элементы НЕ соответственно 18,19, входную информационную шину 20 (линии 40:1, соединенные с информационными входами ПЭ), управляющую шину 21 (линии 18:0, соединенные с управляющими входами ПЭ), адресную шину 22 (линии 7:1, соединенные с адресными входами ПЭ), тактовые шины 23,24, соединенные соответственно с первым и вторым тактовыми входами ПЭ, выходную информационную шину 25 (линии 16:1, соединенные с информационными выходами ПЭ).

Далее, для удобства объяснения работы элемента позициями обозначены входы и выходы некоторых блоков ПЭ.

Выход 26 (линии 3:0) логические выходы АЛУ 14, выход 27 (линии 3:0) ОЗУ 15, выход 28 (линии 3:0) мультиплексора 5, выход 29 (линии 3:0), 30 (линии 3: 0), 31 (линии 3:0) и 32 (линии 3:0) мультиплексоров 1,2,3 и 4 соответственно, выход 33 (линии 3:0) мультиплексора 6, выход 34 (линии 3:0) результата АЛУ 14.

Первые группы входов мультиплексоров 1,2 соединены со входной информационной шиной 20 (линии 4: 1 и линии 8:5 соответственно), первые, вторые, третьи, четвертые группы входов мультиплексора 3 соединены с шиной 20 (линии 12: 9, линии 16: 13, линии 20:17 и линии 24:21 соответственно), а первые, вторые, третьи, четвертые группы входов мультиплексора 4 подключены к шине 20 (линии 28: 25, линии 36:33 и линии 40:37 соответственно). Вторые группы входов мультиплексоров 1,2 пятые группы входов мультиплексоров 3,4 и первая группа входов мультиплексора 6 соединены с управляющей шиной 21 (линии 1:0, линии 3:2, линии 12:9, линии 4 соответственно).

Выходы 29,30,31,32 (линии 3: 0) мультиплексоров 1,2,3,4 соединены со входами регистров 8,9,10,11 соответственно, а выходы 25 (линии 4:1 и 8:5) регистров 8,9 соединены с третьей группой информационных входов соответственно мультиплексоров 1,2, выходной шиной 25 соответствующими информационных входов мультиплексора 6, выходы 33 (линии 3:0) которого соединены с третьей группой информационных входов мультиплексора 5, вторая и четвертая группа информационных входов которого подключены к выходу 34 (линии 3:0) результата и выходу 26 (линии 3:0) логики АЛУ 14, выход переноса/заем которого соединен с первым входом регистра 12. Выходы 27 (линии 3:0) ОЗУ 15 соединены с четвертыми группами информационных входов мультиплексоров 1,2 восьмыми группами информационных входов мультиплексоров 3,4 и третьим входом мультиплексора 7. Выходы 25 (линии 12:9 и 16:13) регистров 10,11 соответственно подключены к шестым и седьмым группам информационных входов мультиплексоров 3,4 выходной шине 25 и соответствующим входам АЛУ 14, вход переноса которого соединен с выходом регистра 12 и вторыми входами мультиплексоров 5,7.

Тактовые входы регистров 8,9,10,11 непосредственно, а регистратор 12,13 через элемент НЕ 19 соединены с тактовой шиной 23, тактовый вход ОЗУ 15 с тактовой шиной 24.

Управляющая шина 21 (линии 18:13) соединена с первой группой входов мультиплексора 5, управляющими входами АЛУ 14, регистра 13, мультиплексора 7, а также с первым и вторым входами элемента И 16 и с первым входом элемента И 17.

Выход элемента И 16 соединен со вторым входом регистра 12, а выход регистра 13 через элемент НЕ 18 подключен ко второму входу элемента И 17, выход которого соединен с управляющим входом ОЗУ 15, адресные входы которого соединены с адресной шиной 22 (линии 7:1).

Через мультиплексоры 1 и 2 и регистры соответственно 8 и 9 вводят/выводят в процессорный элемент информационные сигналы.

Мультиплексор 3 с регистром 10 предназначены для перевода информационных сигналов в вертикальных и диагональных направлениях (вверх, вправо, вниз и влево) и функции хранения первого операнда.

Мультиплексор 4 с регистром 11 предназначены для перевода информационных сигналов в горизонтальных и диагональных направлениях (вверх-влево, вниз-вправо) и функции хранения первого операнда.

Мультиплексор 6 переводит информационные сигналы из регистров 8 и 9 через Мультиплексор 5 в ОЗУ 15.

Мультиплексор 7, регистры 12,13 и логические элементы обеспечивают селективное регулирование записи информационных сигналов и их обработки.

Регистр 12 предназначен для хранения единицы старшего разряда при переполнении сумматора. С выхода регистра 12 сигнал поступает на третий вход АЛУ 14 и на вход мультиплексора 7 и 5. Первое необходимо при суммировании (вычитании) чисел с разрядностью, превышающей разрядностью сумматора, второе и третье необходимо для перезаписи информации из регистра 12, либо регистра 13 (через Мультиплексор 7), либо в ОЗУ 15 (через мультиплексор 5).

Информацию, перезаписанную в регистр 13 с выходом переноса/заема АЛУ, используют для формирования сигнала блокировки записи в ОЗУ 15 с помощью логических элементов И 16, И 17 и НЕ (инверторов) 18 и 19. При этом сигнал, который поступает с тактовой шины 23, инвертируют элементом НЕ 19 и подают на входы тактирования регистров 12 и 13. Это обеспечивает условие записи двоичной информации в регистры 12 и 13 по заднему фронту тактового сигнала шины 23.

Сигнал блокировки записи (в ОЗУ 15) формируют в логическом элементе И 17, на один вход которого подают инвертированный сигнал с выхода регистра 13, а на другой сигнал с управляющей шины 21(18). Если этот управляющий сигнал равен "1", а в регистре 13 хранится "0", то на выходе логического элемента 17 формируют сигнал "1" запрета записи.

Запись в регистре 12 осуществляют при разрешающем сигнале "1", поступающем с выхода логического элемента И 16, на входы которого подают сигналы по линиям 21(14) и 21(15) шины 21 управления. Различные комбинации с использованием этих элементов позволяют: хранить предыдущее состояние регистров 12 и 13; записать в регистр 12 значение сигнала переноса/заем с выхода АЛУ 14 и при этом хранить в регистре 13 предыдущее состояние; хранить предыдущее состояние регистра 12 и записать в регистр 13 состояние регистра 12; хранить предыдущее состояние регистра 12 и записать его состояние в ОЗУ 15.

Выходы регистров 10 и 11 подключены к АЛУ 14, которое выполняет операции суммирования, вычитания и логические операции И, ИЛИ, НЕ с операндами, хранящимися в этих регистрах. Мультиплексоры 1 7, регистры 8 13, АЛУ 14, ОЗУ 15 и логические элементы И 16,17 и НЕ 18,19 соответствуют своему функциональному назначению (см. напр. У. Титце и др. "Полупроводниковая схемотехника программируемых БИС, изготовленных по технологии КМОП, серии XC 4010-6PQ160C (см. напр. Каталог фирмы XILINX, The Programmable Logic Data Book, 1994, USA).

Работу процессорного элемента рассмотрим на примерах выполнения с его помощью некоторых типовых операций.

Следует иметь в виде, что указанные ниже операции "сдвигов" соответствуют своему наименованию в случае работы процессорного элемента в составе матрицы таких элементов. Для отдельного же процессорного элемента эти операции представляют собой лишь переносы информационных сигналов на выходы соответствующих регистров.

Сложение. Временная последовательность взаимодействия блоков процессорного элемента при операции сложения представлена на фиг.2.

Код микрокоманды установлен на управляющей шине 21(18:0) и равен числу 16010 в шестнадцатиричном коде.

На шины 20(12:9) и 20(28:25) подают сигналы, соответствующие числам соответственно "8" и "4" в шестнадцатиричном коде, которые поступают на первые группы входов соответственно мультиплексоров 3 и 4.

Через промежуток времени, равный времени задержки мультиплексоров 3 и 4, указанные сигналы подают на выходы 31(3:0) и 32(3:0) этих мультиплексоров соответственно и далее на входы соответственно регистров 10 и 11. Здесь и далее числа "8" и "4" взяты для примера и выбраны произвольно.

Затем в момент времени, соответствующий переднему фронту импульса тактового сигнала тактовой шины 23, сигналы, соответствующие вышеуказанным числам, из регистров 10 и 11 поступают на входы операндов соответственно 25(12: 9) и 25(16:13) АЛУ 14.

Через промежуток времени, равный времени задержки АЛУ 14 на его выходе результата 34(3:0) получают сигнал, соответствующий числу "С" (в шестнадцатиричной системе соответствует числу "12").

Вычитание. Временная последовательность взаимодействия блоков процессорного элемента представлена на фиг.3.

Код микрокоманды установлен на управляющей шине 21(18:0) и равен числу 14010 в шестнадцатиричном коде.

По линиям (12: 9) и (28:25) информационной шине 20 подают сигналы, соответствующие числам соответственно "8" и "4" в шестнадцатиричном коде, которые поступают на первые группы входов соответственно мультиплексоров 3 и 4, при этом в регистре 12 задержана логическая "1", ранее поступившая на его вход с выхода переноса/заема АЛУ 14.

Через промежуток времени, равный времени задержки мультиплексоров 3 и 4, указанные сигналы подают на выходы 31(3:0) и 32(3:0) этих мультиплексоров соответственно и далее на входы соответственно регистров 10 и 11.

Затем в момент времени, соответствующий переднему фронту импульса тактового сигнала тактовой шины 23, сигналы, соответствующие вышеуказанным числам, из регистров 10 и 11 поступают на входы операндов соответственно 25(12: 9) и 25(16:13) АЛУ 14.

Через промежуток времени, равный времени задержки АЛУ 14 на его выходе результат 34(3:0) получают сигнал, соответствующий числу "4".

Через промежуток времени, равный времени задержки АЛУ 14, на его выходе результата 34(3: 0) получают сигнал, соответствующий результату вычитания (числу "3"), а на выходе переноса/заема АЛУ 14 устанавливают сигнал, соответствующий логическому "0".

Ортогональные сдвиги сигналов. Сдвиг вверх и вправо.

Временная последовательность одновременного выполнения боками процессорного элемента микрокоманд загрузки-выгрузки информационных сигналов в регистрах 8 и 9 и сдвиги вверх и вправо сигналов регистров 10 и 11 приведена на фиг.4.

Код микрокоманды установлен на управляющей шине 21(18:0) и равен числу 12010 в шестнадцатиричном коде.

В момент времени, соответствующий переднему фронту первого импульса тактового сигнала тактовой шины 23, с информационной шины 20(40:1) подают сигналы, соответствующие последовательности чисел 123456789 А.

При этом с информационной шины 20 на первые группы входов мультиплексора 1 по линиям (4:1) подают сигнал, соответствующий числу А, мультиплексора 2, по линиям (8:5) подают сигнал, соответствующий числу 9, мультиплексора 3 по линиям (12: 9) подают сигнал, соответствующий числу 8, мультиплексора 4, по линиям (28:25) подают сигнал, соответствующий числу 4.

Эти сигналы через промежуток времени, равный времени задержки мультиплексора, по выходным шинам соответствующих мультиплексоров поступают на входы регистров: по шине 29(3:0) на вход регистра 8, по шине 30(3:0) на вход регистра 9, по шине 31(3:0) на вход регистра 10 и по шине 32(3:0) на вход регистра 11.

Затем в момент времени, соответствующий переднему фронту второго импульса тактового сигнала тактовой шины 23, сигналы, соответствующие вышеуказанным числам, подают на выходы 25(4:1), 25(8:5), 25(12:9), 25(16:13) соответствующих регистров.

Сдвиг вниз и вправо.

Временная последовательность выполнения боками процессорного элемента макрокоманд сдвига вниз и вправо регистров 10 и 11 приведена на фиг.5.

Код микрокоманды установлен на управляющей шине 21(18:0) и равен числу 00220 в шестнадцатиричном коде.

С информационной шине 20(40: 1) подают сигналы, соответствующие ранее указанной последовательности чисел, при этом на вторые группы входов мультиплексора 3 по линиям (16:13) информационной шины 20 подают сигнал, соответствующий числу 4, а мультиплексора 4 по линиям (32:29) подают сигнал, соответствующий числу 8.

Через промежуток времени, равный времени задержки мультиплексора по выходным шинам соответствующих мультиплексоров эти сигналы поступают на входы регистров: по шине 31(3:0) на вход регистра 10 и по шине 32(3:0) на вход регистра 11.

Затем в момент времени, соответствующий переднему фронту импульса тактового сигнала тактовой шины 23, сигналы, соответствующие вышеуказанным числам, поступают на выходы 25(12:9) и 25(16:13) соответствующих регистров.

Диагональные сдвиги сигналов.

Сдвиги вниз-вправо и вниз-влево.

Временная последовательность выполнения блоками процессорного элемента микрокоманд диагональных сдвигов вниз-вправо и вниз-влево регистров 10 и 11 приведена на фиг.6.

Код микрокоманды установлен на управляющей шине 21(18:0) и равен числу 00880 в шестнадцатиричном коде.

С информационной шине 20(40: 1) подают сигналы, соответствующие ранее указанной последовательности чисел, при этом на третьи группы входов мультиплексора 3 по линиям (20:17) шины 20 подают сигнал, соответствующий числу 8, а мультиплексора 4 по линиям (36:33) подают сигнал, соответствующий числу 4.

Через промежуток времени, равный времени задержки мультиплексора, по выходным шинам соответствующих мультиплексоров эти сигналы поступают по шине 31(3:0) на вход регистра 10 и по шине 32(3:0) на вход регистра 11.

Затем в момент времени, соответствующий переднему фронту импульса тактового сигнала тактовой шины 23, сигналы, соответствующие вышеуказанным числам, поступают на выходы 25(12:9) и 25(16:13) соответствующих регистров.

Сдвиги и вверх-влево и вверх-вправо.

Временная последовательность выполнения блоками процессорного элемента микрокоманд диагональных сдвигов вверх-влево и вверх-вправо соответственно сигналов регистров 10 и 11 приведена на фиг.7.

Код микрокоманды установлен на управляющей шине 21(18:0) и равен числу 00А0 в шестнадцатиричном коде.

С информационной шине 20(40:1) подают соответствующие сигналы, при этом на четвертые группы входов мультиплексора 3 по линиям (24:21) шины 20 подают сигнал, соответствующий числу 3, а мультиплексора 4 по линиям (40:37) подают сигнал, соответствующий числу 7.

Через промежуток времени, равный времени задержки мультиплексора по выходным шинам соответствующих мультиплексоров эти сигналы поступают по шине 31(3:0) на вход регистра 10 и по шине 32(3:0) на вход регистра 11.

Затем в момент времени, соответствующий переднему фронту импульса тактового сигнала тактовой шины 23, сигналы, соответствующие вышеуказанным числам поступают на выходы 25(12:9) и 25(16:13) соответствующих регистров.

Различные режимы работы процессорного элемента выбирают с помощью кода микрокоманд, задаваемого с управляющей шины 21.

В зависимости от этого кода мультиплексоры подключают к регистрам различные источники информации, которую записывают и хранят в них в течении одного такта. Для хранения более одного такта информацию переписывают с выхода регистра (через соответствующий мультиплексор) на его вход (см. табл. 1).

Ниже приведены алгоритмы вычисления типовых операций.

1. Алгоритм выполнения операции сложения (А2 А0 + А1).

Описание микрокоманды Мнемоника 1.1 Выдать содержимое ячейки А0 ОЗУ 15(Б15) Б10:Б3-7 Б14-3:1 и записать это значение в регистр 10(Б10). На управляющий вход АЛУ 14(Б14) подать 1.

1.2 Выдать содержимое ячейки А1 ОЗУ Б11:Б4-7 Б14-3:1 и записать это значение в регистр 11(Б11). На управляющий вход АЛУ 14 подать 1.

1.3 Записать значение выхода результата АЛУ 14 Б15: Б7-3 Б13:Б14-7
в ячейку А2 ОЗУ 15 и значение выхода переноса заема в регистр 13(Б13).

На управляющий вход АЛУ 14 Б14-3:1 подать 1.

2. Алгоритм выполнения операции вычитания (А2 А0 А1).

Описание микрокоманды Мнемоника
2.1 Выдать содержимое ячейки А0 ОЗУ 15 Б10:Б3-7 Б14-3:0
и записать это значение в регистр 10(Б10). На управляющий вход АЛУ 14(Б14) подать 0.

2.2 Выдать содержимое ячейки А1 ОЗУ 15 Б11:Б4-7 Б14-3:0
и записать это значение в регистр 11(Б11). На
управляющий вход АЛУ 14 подать 0.

2.3. Записать значение выхода результата АЛУ 14 Б15:Б7-3 Б13:Б14-7
в ячейку А2 ОЗУ 15 и значение выхода переноса заема в регистр 13(Б13).

На управляющий вход АЛУ 14 Б14-3:0 подать 0.

3. Алгоритм выполнения операции логического умножения.

Описание микрокоманд Мнемоника
3.1. Выдать содержимое ячейки А0 ОЗУ 15 Б10:Б3-7 и записать это значение в регистр 10.

3.2. Выдать содержимое ячейки А0 ОЗУ 15 Б11:Б4-7 и записать это значение в регистр 11.

3.3. Записать значение выхода логики АЛУ 14 Б15:Б7-4 в ячейку А2 ОЗУ 15.

3.4. Выдать содержимое ячейки А0 ОЗУ 15 Б10:Б3-7 Б11:F и записать это значение в регистр 10, а регистру 11 присвоить значение F.

3.5. Записать значение выхода логики АЛУ 14 Б15:Б7-4 в ячейку А2 ОЗУ 15.

4. Алгоритм выполнения операции сдвига вниз.

Описание микрокоманды Мнемоника
4.1. Регистру 10 присвоить значение входа Б10:Б3-2 20[16:13]
5. Алгоритм выполнения операции сдвига вверх.

Описание микрокоманды Мнемоника
5.1. Регистру 10 присвоить значение входа Б10:Б3-1
20[12:9]
6. Алгоритм выполнения операции загрузки.

Описание микрокоманды Мнемоника
6.1. Регистру 8(Б8) присвоить значение входа Б18:Б1-1 20[4:1]
6.2. ОЗУ 15 присвоить значение регистра 8 Б15:Б7-2 Б6-3:0
7. Алгоритм поиска максимального из хранящихся ОЗУ числа (А:max(А, В)).

7.1. Б10:Б3-27[3:0] 22[7:1]В, 21[13]0
По этой микрокоманде в регистр Б10 записывают число, хранящееся в ОЗУ 15 по адресу 13.

7.2. Б11:Б4-27[3:0] 22[7:1]А, 21[13]0
По этой микрокоманде в регистр Б11 записывают число, хранящееся в ОЗУ 15 по адресу А.

7.3. Б12:Б4-33, 21[13]0
По этой микрокоманде в регистр Б12 записывают значение выхода переноса/заема АЛУ 14. Если В > А, то Б12 приписывают 0, если В <А, то Б12 присваивают 1.

7.4. Б13:Б12
В регистр Б13 записывают значение регистра Б12.

7.5. Б11:0,21[13]1
В регистр Б11 записывают 0. В результате на выходе результата АЛУ 14 (шина 34[3:0]) получают число В.

7.6. Б15:Б7-34[3:0]22[7:1]А
В ОЗУ 15 по адресу А записывают число В, если В > А, или сохраняют число А, если В < А.

Примечание: Цифра, стоящая за номер блока, означает порядковый (начиная с первого) номер входа (выхода) этого блока. Например, Б1-1 соответствует: Блок 1 первый вход.

Формула изобретения

Процессорный элемент, содержащий пять мультиплексоров, четыре регистра, оперативное запоминающее и арифметико-логическое устройства, причем первые группы информационных входов первого и второго мультиплексоров, первые - четвертые группы информационных входов третьего и четвертого мультиплексоров соединены соответственно с первой десятой группами информационных входов процессорного элемента, группы управляющих входов первого пятого мультиплексоров соединены соответственно с первой пятой группами управляющих входов процессорного элемента, выходы первого четвертого мультиплексоров подключены соответственно к информационным входам первого четвертого регистров, выходы первого и второго регистров соединены с вторыми группами информационных входов соответственно первого и второго мультиплексоров и с первой и второй группами информационных выходов процессорного элемента, выходы третьего и четвертого регистров подключены соответственно к пятым и шестым группам информационных входов третьего и четвертого мультиплексоров, к третьей и четвертой группам информационных входов процессорного элемента и к первой и второй группам информационных входов арифметико-логического устройства, группа выходов результата которого соединена с группой информационных входов пятого мультиплексора, группа выходов оперативного запоминающего устройства соединена с третьими группами информационных входов первого и второго мультиплексоров и седьмыми группами информационных входов третьего и четвертого мультиплексоров, а группа адресных входов оперативного запоминающего устройства подключена к адресным входам процессорного элемента, отличающийся тем, что в него введены шестой и седьмой мультиплексоры, пятый и шестой регистры, первый и второй элементы И, первый и второй элементы НЕ, причем выходы первого и второго регистров соединены соответственно с первой и второй группами информационных входов шестого мультиплексора, управляющий вход которого подключен к первому управляющему входу процессорного элемента, выходы шестого мультиплексора соединены с второй группой информационных входов пятого мультиплексора, выходы которого соединены с группой информационных входов оперативного запоминающего устройства, при этом первый и второй входы первого элемента И и первый вход второго элемента И соединены соответственно с вторым, третьим и четвертым управляющими входами процессорного элемента, выход первого элемента И соединен с управляющим входом пятого регистра, информационный вход которого соединен с выходом переноса/заема арифметико-логического устройства, выход пятого регистра соединен с управляющим входом пятого мультиплексора и первым информационным входом седьмого мультиплексора и с входом переноса арифметико-логического устройства, выход седьмого мультиплексора подключен к информационному входу шестого регистра, выход которого через первый элемент НЕ соединен с вторым входом второго элемента И, выход которого подключен к управляющему входу оперативного запоминающего устройства, управляющий вход арифметико-логического устройства соединен с пятым управляющим входом процессорного элемента, управляющие входы седьмого мультиплексора и шестого регистра подключены соответственно к второму и третьему управляющим входам процессорного элемента, второй информационный вход седьмого мультиплексора соединен с выходом нулевого разряда группы выходов оперативного запоминающего устройства, первый тактовый вход процессорного элемента соединен с тактовыми входами первого, второго, третьего и четвертого регистров и через второй элемент НЕ с тактовыми входами пятого и шестого регистров, тактовый вход оперативного запоминающего устройства подключен к второму тактовому входу процессорного элемента, а группа логических выходов арифметико-логического устройства соединена с третьей группой информационных входов пятого мультиплексора.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9