Реляторный процессор для идентификации и селекции квартильных значений информационного сигнала, заданного на пятиэлементном множестве сигналов

 

Изобретение относится к аналоговой вычислительной технике и может быть использовано для ранговой идентификации и селекции заданного на пятиэлементном множестве аналоговых сигналов информационного (выбранного) сигнала по квартильно-ранговому признаку, для допускового контроля, для сортировки сигналов. Техническим результатом является расширение функциональных возможностей. Устройство содержит одноканальный, двухканальный, трехканальный демультиплексорные реляторы, двухканальный мультиплексорный релятор, состоящие из компаратора, замыкающих и размыкающих ключей. 3 ил.

Изобретение относится к области аналоговой вычислительной техники и автоматики и может быть использовано для ранговой идентификации и селекции заданного на пятиэлементном множестве аналоговых сигналов информационного (выбранного) сигнала по квартильно-ранговому признаку, для допускового контроля, для сортировки сигналов и пр.

Известны аналоговые процессоры, воспроизводящие операции ранговой селекции информационного сигнала, заданного на n-элементном задающем множестве аналоговых сигналов { x₁, x₂, . . . , x_i, . . . , x_n} , которые при n= 5 по второму и четвертому выходам воспроизводят операции селекции квартильных значений х⁽²⁾ и х⁽⁴⁾, где n - число элементов задающего множества сигналов (см. а. с. 1621054, БИ 2, 1991г. , фиг. 3).

При использовании таких процессоров для квартильной селекции они обладают аппаратурной избыточностью за счет незадействованных ключей реляторов.

Наиболее близким к предлагаемому схемному решению является реляторный коммутационно-логический преобразователь для идентификации и селекции минимального и супраминимального или максимального и субмаксимального значений информационного сигнала, который при n= 5 на задающем множестве аналоговых сигналов х_i = x^ri (i= 1, 2, 3, 4, 5) воспроизводит операции групповой идентификации минимального х⁽¹⁾ и первого квартального х⁽²⁾ значений или максимального х⁽⁵⁾ и второго квартильного x⁽²⁾ значений информационного сигнала, так как при n= 5 супраминимальное x⁽²⁾ и первое квартильное х⁽²⁾ значения или субмаксимальное x⁽⁴⁾ и второе квартильное х⁽⁴⁾ значения совпадают, где r_i есть ранг информационного сигнала х_i (см. патент 2109338, БИ 11,1998г. , фиг. 1).

Недостатком прототипа являются ограниченные функциональные возможности, так как при групповой идентификации минимальное х⁽¹⁾ и первое квартильное х⁽²⁾ значения, максимальное х⁽⁵⁾ и субмаксимальное х⁽⁵⁾ значения совпадают.

В предлагаемом схемном решении указанный недостаток (неразличимость) устранен, что расширяет его функциональные возможности по сравнению с прототипом.

Указанный технический эффект достигается тем, что в процессор с одним информационным и одним идентифицирующим входами, содержащий первый одноканальный, второй двухканальный, третий трехканальный демультиплексорные реляторы, для которых первый и второй выходы первого релятора соединены соответственно с первым и вторым переключательными входами второго релятора, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим переключательными входами третьего релятора, введен четвертый мультиплексорный двухканальный релятор, первым и вторым выходами которого являются объединенные выходные выводы размыкающего и замыкающего ключей первого и второго каналов релятора, первым, вторым, третьим и четвертым переключательными входами введенного релятора являются входные выводы размыкающих и замыкающих ключей первого и второго каналов введенного релятора, которые присоединены соответственно к первому, второму, третьему и четвертому выходам третьего релятора, а инвертирующий вход компаратора введенного релятора присоединен к информационному входу реляторного процессора, при этом свободные сигналы задающего кортежа в произвольном порядке подаются на неинвертирующие входы всех четырех компараторов реляторов.

На фиг. 1 представлена схема реляторного процессора; на фиг. 2 и 3 изображены схемы соответственно демультиплексорного и мультиплексорного двухканальных реляторов.

Реляторный процессор (фиг. 1) содержит первый одноканальный 1, второй двухканальный 2, третий трехканальный 3 демультиплексорные реляторы (схема демультиплексорного двухканального релятора 2 изображена на фиг. 2) и четвертый мультиплексорный релятор 4, изображенный на фиг. 3. Каждый релятор состоит из компаратора К, выход которого соединен с управляющим входом его переключательных каналов, состоящих из размыкающего S_j замыкающего ключей (на фиг. 1, 2, 3 выводы размыкающих ключей отмечены зачерненными кружками). Положение ключей на фиг. 2,3 соответствует ситуации, когда сигнал х_k (напряжение) на неинвертирующем компараторном входе релятора больше напряжения х на его инвертирующем входе (отмечен незачерненным кружком). При x_k<х (k= 1, 2, 3, 4, 5) имеем обратную картину. Для фиг. 1 на информационный вход реляторного процессора подается сигнал х= x₅. принадлежащий задающему множеству сигналов x₁, х₂, х₃, x₄, x₅. В общем случае в качестве информационной переменной х_i может быть выбран любой сигнал, принадлежащий задающему множеству сигналов. Остальные свободные сигналы x₁, х₂, . . . , х_i-1, x_i+1, . . . , х_n-1, x_n в произвольном порядке подаются на компараторные (задающие) неинвертирующие входы компараторов реляторов 1, 2, 3, 4, 5, где n - число элементов задающего множества сигналов (в нашем случае n= 5).

Объединенные входные выводы ключей первого релятора 1 являются идентифицирующим входом реляторного процессора, на который подается идентифицирующий сигнал у (режим идентификации). Если в качестве идентифицирующего сигнала использовать информационный сигнал (при у= х), реляторный процессор работает в режиме селекции (выделения) информационного сигнала.

Каждый переключательный канал реляторов имеет один замыкающий и один размыкающий ключ, входные выводы которых объединены и образуют переключательные входы демультиплексорных реляторов 1, 2, 3. В мультиплексорном двухканальном реляторе 4, первым и вторым выходами которого являются объединенные выходные выводы размыкающего и замыкающего ключей первого и второго каналов, образующих первый (z₁) и второй (z₂) выходы реляторного процессора. Первым, вторым, третьим и четвертым переключательными входами мультиплексорного релятора 4 являются входные выводы размыкающих и замыкающих ключей соответственно первого и второго переключательных каналов.

В первом реляторе выходные выводы замыкающего и размыкающего ключей являются его выходами. Второй двухканальный релятор 2 имеет первый, второй и третий выходы, в качестве которых соответственно используются выходной вывод замыкающего ключа первого канала 2₁, объединенные выходные выводы размыкающего ключа первого канала 2₁ и замыкающего ключа второго канала 2₂, выходной вывод размыкающего ключа второго канала 2₂. Третий релятор 3 имеет первый, второй, третий и четвертый выходы, в качестве которых соответственно используются выходной вывод замыкающего ключа первого канала 3₁, объединенные выходные выводы размыкающего ключа первого канала 3₁ и замыкающего ключа второго канала 3₂, объединенные выходные выводы размыкающего ключа второго канала 3₂; и выходной вывод замыкающего ключа третьего канала 3₃, выходной вывод размыкающего ключа третьего канала 3₃.

Первый и второй выходы первого релятора 1 соединены соответственно с первым и вторым переключательными входами второго релятора 2. Первый, второй и третий выходы второго релятора 2 соединены соответственно с первым, вторым и третьим переключательными входами третьего релятора 3. Первый, второй, третий и четвертый выходы третьего релятора 3 соединены соответственно с первым, вторым, третьим и четвертым переключательными входами четвертого мультиплексорного релятора 4.

Реляторный процессор воспроизводит логические операции индивидуальной рангово-квартильной идентификации и селекции (при у= х) заданной на пятиэлементном множестве сигналов информационного сигнала х: где = x_i (i= 1, 2, 3, 4, 5) есть ранговые переменные, r_i - ранг информационного сигнала x_i = , т. е. порядковый помер информационного сигнала х= х_i= var в последовательности x⁽¹⁾= min (x₁, . . . , х₅), х⁽²⁾, х⁽³⁾, х⁽⁴⁾, х⁽⁵⁾= max (x₁, . . . , x₅), полученной ранжированием задающего множества сигналов { x₁, х₂, x₃, x₄, x₅} в порядке их возрастания.

Отсюда следует, что при х= х⁽²⁾, т. е. когда информационный сигнал имеет первое квартильное значение, идентифицирующий сигнал у проходит на первый выход z₁= у, а на втором выходе z₂ сигнал отсутствует.

Аналогично, когда информационный сигнал х= х⁽⁴⁾ принимает второе квартильное значение х= х⁽⁴⁾, идентифицирующий сигнал у проходит на второй выход z₂= у, а z₁= 0.

При работе в режиме селекции приведенные выражения для z₁ и z₂ остаются в силе при замене в них "у" на "х".

При объединении первого и второго выходов (z₁= z₂= z) реляторный процессор воспроизводит логическую операцию групповой идентификации первого и второго квартильных значений информационного сигнала х= var: В отличие от прототипа ранговый процессор (фиг. 1) осуществляет индивидуальную идентификацию и селекцию информационного сигнала, а также возможна и групповая идентификация квартильных значений информационного сигнала.

Формула изобретения

Реляторный процессор для идентификации и селекции квартильных значений информационного сигнала, заданного на пятиэлементном множестве сигналов, содержащий первый одноканальный, второй двухканальный, третий трехканальный демультиплексорные реляторы, каждый релятор содержит компаратор, выходное напряжение которого управляет состоянием замыкающих и размыкающих ключей переключательных каналов, каждый переключательный канал реляторов имеет один замыкающий и один размыкающий ключ, входные выводы которых объединены и образуют переключательные входы реляторов, в первом одноканальном реляторе выходные выводы ключей являются его выходами, второй двухканальный релятор имеет первый, второй и третий выходы, в качестве которых соответственно используются выходной вывод замыкающего ключа первого канала, объединенные выходные выводы размыкающего ключа первого канала и замыкающего ключа второго канала, выходной вывод размыкающего ключа второго канала, третий релятор имеет первый, второй третий и четвертый выходы, в качестве которых соответственно используются выходной вывод замыкающего ключа первого канала, объединенные выходные выводы размыкающего ключа первого канала и замыкающего ключа второго канала, объединенные выходные выводы размыкающего ключа второго канала и выходной вывод замыкающего ключа третьего канала, выходной вывод размыкающего ключа третьего канала, все инвертирующие входы компараторов реляторов присоединены к информационному входу реляторного процессора, на который подается один из сигналов задающего множества сигналов, на переключательный вход первого релятора подается идентифицирующий сигнал реляторного процессора, первый и второй выходы первого релятора соединены соответственно с первым и вторым переключательными входами второго релятора, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим переключательными входами третьего релятора, отличающийся тем, что в схему реляторного процессора введен четвертый мультиплексорный двухканальный релятор, первым и вторым выходами которого являются объединенные выходные выводы размыкающего и замыкающего ключей первого и второго каналов введенного релятора, первым, вторым, третьим и четвертым переключательными входами являются входные выводы размыкающих и замыкающих ключей первого и второго каналов введенного релятора и присоединены соответственно к первому, второму, третьему и четвертому выходам третьего релятора, а инвертирующий вход компаратора введенного релятора присоединен к информационному входу реляторного процессора, при этом свободные сигналы задающего кортежа сигналов в произвольном порядке подаются на неинвертирующие входы всех четырех компараторов реляторов.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3