Логический вычислитель

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является расширение функциональных возможностей за счет обеспечения реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов. Устройство содержит логические модули, каждый из которых состоит из двух элементов И, двух D-триггеров, элемента ИЛИ. 3 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см. например, фиг.1 в описании изобретения к патенту РФ 2124754, кл. G 06 G 7/52, 1999), которые могут быть использованы для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов входных двоичных сигналов х₁, х₂, х₃ ∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов х₁,...,х_n ∈{0,1}.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2171496, кл. G 06 G 7/52, 2001 г.), который содержит два управляющих входа и выход и может быть использован для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов х₁, х₂, х₂, x₄ ∈ {0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов x₁,..., х_n ∈ {0,l}.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из n простых симметричных булевых функций, зависящих от n аргументов входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем два управляющих входа и выход, особенность заключается в том, что в него введены n логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, причем в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом и выходом соответственно к второму входу второго элемента И и входу данных второго D-триггера, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом первого D-триггера и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам первого элемента И и второму входу второго элемента И, выход которого соединен с входом данных первого D-триггера, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом второго D-триггера, первый выход каждого логического модуля соединен с его третьим входом, второй выход i-го () логического модуля подключен к пятому входу (i+1)-го логического модуля, а пятый вход первого и второй выход n-го логических модулей соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, первый и второй управляющие входы которого подключены соответственно к объединенным первым и объединенным вторым входам первого n-го логических модулей.

На фиг.1, фиг.2 и фиг.3 представлены соответственно схема предлагаемого логического вычислителя, схема логического модуля, использованного при построении этого вычислителя, и временные диаграммы сигналов настройки.

Логический вычислитель содержит два управляющих входа 1₁ и 1₂, выход 2, n логических модулей 3₁,...,3_n. Каждый логический модуль содержит два элемента И 4₁ и 4₂, элемент ИЛИ 5, два D-триггера 6₁ и 6₂, причем выход элемента 4₁ соединен с первым входом элемента 4₂ и вторым входом элемента 5, подключенного первым входом и выходом соответственно к второму входу элемента 4₂ и входу данных D-триггера 6₂, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом D-триггера 6₁ и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам элемента 4₁ и второму входу элемента 4₂, выход которого соединен с входом данных D-триггера 6₁, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом D-триггера 6₂. Первый выход каждого логического модуля соединен с его третьим входом, второй выход модуля 3_i() подключен к пятому входу модуля 3_i+1, а пятый вход модуля 3₁ и второй выход модуля 3_n соединены соответственно с шиной нулевого потенциала и выходом 2 логического вычислителя, входы 1₁ и 1₂ которого подключены соответственно к объединенным первым и объединенным вторым входам модулей 3₁,...,3_n.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 3₁,...,3_n подаются соответственно двоичные сигналы х₁,...,х_n ∈{0,1}; на первый 1₁, второй 1₂ управляющие входы логического вычислителя подаются соответственно импульсные сигналы у₁, у₂ ∈{0,1} (фиг.3). Тогда сигналы на первом и втором выходах логического модуля 3_i() будут определяться соответственно рекуррентными выражениями

где есть номер импульса сигнала у₂ (фиг.3); V_i0=W_i0=1; W₀₀=W_0j=0. Период Т сигнала у₂ должен удовлетворять условию T>t₁ +mах(t₂,t₃), где t₁ и t₂ есть длительности задержек, вносимых соответственно элементами 4₁, 4₂ и 5. В представленной ниже таблице приведены значения выражений (1) при n=4.

Таким образом, на выходе 2 предлагаемый логический вычислитель реализует функцию

где τ₁,...,τ_n есть простые симметричные булевы функции (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. - М.: Энергия, 1974). Согласно (2), настройка вычислителя (фиг.1) на реализацию функции τ_k(k∈{1,...,n}) осуществляется соответствующим количеством j=n+k-1 импульсов сигнала у₂.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из n простых симметричных булевых функций, зависящих от n аргументов входных двоичных сигналов.

Формула изобретения

Логический вычислитель, содержащий два управляющих входа и выход, отличающийся тем, что в него введены n логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, причем в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом и выходом соответственно к второму входу второго элемента И и входу данных второго D-триггера, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом первого D-триггера и образуют соответственно первый и второй входы логического модуля, подключенного третьим, четвертым и пятым входами соответственно к первому, второму входам первого элемента И и второму входу второго элемента И, выход которого соединен с входом данных первого D-триггера, подключенного неинвертирующим выходом к первому выходу логического модуля, второй выход которого образован неинвертирующим выходом второго D-триггера, первый выход каждого логического модуля соединен с его третьим входом, второй выход i-го () логического модуля подключен к пятому входу (i+1)-го логического модуля, а пятый вход первого и второй выход n-го логических модулей соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, первый и второй управляющие входы которого подключены соответственно к объединенным первым и объединенным вторым входам первого - n-го логических модулей.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3