Нейросетевой преобразователь кода в частоту



Нейросетевой преобразователь кода в частоту

 


Владельцы патента RU 2420804:

Федеральное агентство по образованию Государственное образовательное учреждение высшего профессионального образования Рязанский государственный радиотехнический университет (RU)

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам нелинейного преобразования кода в частоту, и может быть использовано в вычислительных и управляющих комплексах в качестве нелинейного преобразователя кода в частоту, совмещающего функцию преобразования формы представления информации с ее математической переработкой по нелинейной зависимости. Техническим результатом является расширение функциональных возможностей устройства за счет использования искусственной нейронной сети и блока ее обучения, обеспечивающих реализацию требуемой нелинейной зависимости выходной частоты от входного кода. Устройство содержит два сумматора, два элемента ИЛИ, два элемента задержки, счетчик, дешифратор, память кодов, четыре элемента И, блок памяти весовых коэффициентов, блок обучения. 1 ил., 1 табл.

 

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам нелинейного преобразования кода в частоту, и может быть использовано в вычислительных и управляющих комплексах в качестве нелинейного преобразователя кода в частоту, совмещающего функцию преобразования формы представления информации с ее математической переработкой по нелинейной зависимости.

Наиболее близким по совокупности признаков и по технической сущности к заявляемому устройству является функциональный преобразователь "код-частота" (авторское свидетельство СССР №754407, МПК G06F 5/04, 1980), который обеспечивает формирование выходной частоты, пропорциональной входному коду; содержащий счетчик, дешифратор, память кодов, два сумматора, два элемента "ИЛИ", четыре элемента "И", два элемента задержки; группа выходов счетчика соединена через дешифратор со входами памяти кодов, выходы памяти кодов соединены через первый и второй элементы "И" с первыми входами первого и второго элементов "ИЛИ" соответственно, вторые входы которых соединены через третий и четвертый элементы "И" соответственно с первым входом устройства, второй вход которого соединен с входом первого элемента "И" и через первый элемент задержки с входом третьего элемента "И", выход первого элемента "ИЛИ" через последовательно соединенные первый и второй сумматор и счетчик соединен с выходом устройства, выход второго сумматора соединен со входом второго элемента "И" и через второй элемент задержки со входом четвертого элемента "И", выход второго элемента "ИЛИ" соединен со входом второго сумматора.

Недостатками прототипа являются его ограниченные функциональные возможности, а именно схемно-конструктивно не предусмотрены возможность использования преобразователя для реализации широкого ряда функциональных зависимостей выходной частоты от входного кода и возможность обучения устройства на реализацию требуемой зависимости выходной частоты от входного кода, так как он предназначен только для нелинейного преобразования входного кода в выходную частоту с реализацией зависимости преобразования определенного вида.

Технический результат предлагаемого изобретения направлен на расширение функциональных возможностей, а именно на реализацию различных функциональных зависимостей выходной частоты от входного кода, достигаемую за счет использования искусственной нейронной сети и блока ее обучения, обеспечивающих реализацию требуемой нелинейной зависимости выходной частоты от входного кода. Использование блока памяти весовых коэффициентов для нейронной сети позволяет использовать одно и то же устройство для реализации различных функциональных зависимостей выходной частоты от входного кода. Использование вместо сумматоров, реализующих только операцию суммирования, в устройстве сумматоров, реализующих операции суммирования и вычитания, позволяет также расширить круг воспроизводимых функциональных зависимостей.

Технический результат достигается тем, что в преобразователь кода в частоту, содержащий счетчик, дешифратор, память кодов, четыре элемента "И", два элемента "ИЛИ", два элемента задержки, группа выходов счетчика соединена через дешифратор со входами памяти кодов, выходы памяти кодов соединены через первый и второй элементы "И" с первыми входами первого и второго элементов "ИЛИ" соответственно, вторые входы первого и второго элементов "ИЛИ" соединены через третий и четвертый элементы "И" соответственно с первым входом цифрового кода устройства, второй частотный вход устройства соединен с входом первого элемента "И" и через первый элемент задержки с входом третьего элемента "И", выход первого элемента "ИЛИ" соединен с первым суммирующим входом первого сумматора, выход первого сумматора соединен со вторым входом переноса второго сумматора, выход второго сумматора соединен со входом второго элемента "И" и через второй элемент задержки со входом четвертого элемента "И", выход второго элемента "ИЛИ" соединен с первым входом второго сумматора, выход второго сумматора соединен со входом счетчика, выход переноса которого одновременно является выходом устройства;

вводятся блок памяти весовых коэффициентов и блок обучения, вход данных блока обучения соединен со входом тестовой последовательности, адресный вход блока памяти весовых коэффициентов соединен с шиной SA адреса весовых коэффициентов блока обучения, информационный вход блока памяти весовых коэффициентов соединен с шиной SD данных весовых коэффициентов блока обучения, вход разрешения записи блока памяти весовых коэффициентов соединен с выходом разрешения записи we блока обучения, выходы w1 и w2 блока памяти весовых коэффициентов соединены соответственно со вторыми входами первого и второго сумматоров, задающими режим работы сумматоров (сумматоры работают в режимах суммирования и вычитания), выходы vi (i=1,2,…,m) и ui (i=1,2,…,m) блока памяти весовых коэффициентов соединены с третьими входными шинами первого и второго сумматоров, задающими начальное значение, используемое в операциях суммирования и вычитания, выходы si (i=1,2,…,m) блока памяти весовых коэффициентов соединены со входами памяти кодов.

На чертеже представлена структурная схема предлагаемого устройства.

Нейросетевой преобразователь кода в частоту содержит первый сумматор 1, второй сумматор 2, первый элемент "ИЛИ" 3, второй элемент "ИЛИ" 4, первый элемент задержки 5, второй элемент задержки 6, счетчик 7, дешифратор 8, память кодов 9, первый элемент "И" 10, второй элемент "И" 11, третий элемент "И" 12, четвертый элемент "И" 13, вход опорной (эталонной) частоты F0 14, вход преобразуемого кода Nx 15, выход результирующей частоты Fy 16, блок памяти весовых коэффициентов 17, блок обучения 18, вход тестовой последовательности 19, шину SA 20 адреса весовых коэффициентов блока обучения, шину SD 21 данных весовых коэффициентов блока обучения, выход разрешения записи we 22 блока обучения.

Первый сумматор 1 реализует операцию суммирования кодов Nx и с преобразованием суммы в частоту (режим суммирования) или (режим вычитания), представляющую собой последовательность импульсов переполнения на выходе первого сумматора 1, образуемых путем переноса на его вход кодов и Nx с частотой F0 (k - число разрядов сумматора). Первый сумматор 1 является неотъемлемой частью искусственной нейронной сети преобразователя. Весовой коэффициент w1, подаваемый на второй вход первого сумматора 1, задает тип операции: суммирование (w1=1) или вычитание (w1=0). Величина V, подаваемая на третью входную шину первого сумматора 1, задает диапазон результата суммирования/вычитания (0≤V<2k).

Первый сумматор 1 имеет первый суммирующий вход, второй вход управления, определяющий тип операции (суммирование или вычитание), третью входную шину, задающую начальное значение суммы и выход переноса.

Второй сумматор 2 работает по принципу развертывающих структур. Формирование на его выходе периода

в режиме вычитания осуществляется путем линейной развертки кода во втором сумматоре 2 от начального числа, равного сумме (Nx+), образуемой в начале периода до момента переполнения второго сумматора 2. Линейная развертка кода достигается при работе второго сумматора 2 в режиме счета, когда на его счетный вход подаются импульсы частоты Fi. В режиме суммирования второго сумматора 2 на его выходе формируется период

.

Второй сумматор 2 имеет первый суммирующий вход, второй вход управления, определяющий тип операции (суммирование или вычитание), третью входную шину, задающую начальное значение суммы и выход переноса. Второй сумматор 2 является неотъемлемой частью искусственной нейронной сети преобразователя.

Первый элемент "ИЛИ" 3 и второй элемент "ИЛИ" 4 имеют по два логических входа и одному логическому выходу.

Первый 10, второй 11, третий 12 и четвертый 13 элементы "И" имеют по два логических входа и одному логическому выходу.

Счетчик 7 имеет вход разрешения счета, группу цифровых выходов и выход переноса. С выхода переноса счетчика 7 снимается выходная частота преобразования Fy 16.

Дешифратор 8 имеет группу цифровых входов и группу цифровых выходов.

Память кодов 9 имеет группу цифровых входов и группу цифровых выходов и предназначена для промежуточного хранения цифровых коэффициентов и .

Блок памяти весовых коэффициентов 17 предназначен для хранения коэффициентов, задающих веса wi (i=1, 2), ui=(1, 2,…,m) и vi (i=1, 2,…,m) синаптических связей первого 1 и второго 2 сумматоров.

Блок памяти весовых коэффициентов 17 имеет адресную входную шину, шину данных и вход разрешения записи, а также выходы коэффициентов, задающих веса wi (i=1, 2), ui=(1, 2,….m) и vi (i=1, 2,…,m) синаптических связей первого и второго сумматоров.

Блок обучения 18 предназначен для обучения нейронной сети блока определения интервала на реализацию требуемой функции разбиения входной частоты на ее диапазоны.

Блок обучения 18 имеет вход тестовой последовательности, выходную адресную шину, выходную шину данных и выход разрешения записи.

Нейросетевой преобразователь кода в частоту содержит счетчик 7, дешифратор 8, память кодов 9, первый элемент "И" 10, второй элемент "И" 11, третий элемент "И" 12, четвертый элемент "И" 13, первый элемент задержки 5, второй элемент задержки 6, блок памяти весовых коэффициентов 17, блок обучения 18, первый сумматор 1, второй сумматор 2, первый элемент "ИЛИ" 3, второй элемент "ИЛИ" 4, первый вход цифрового кода устройства 15, второй частотный вход устройства 14, выход устройства 16, вход тестовой последовательности 19, шину SA 20 адреса весовых коэффициентов, шину SD 21 данных весовых коэффициентов, выход разрешения записи we 22. Группа цифровых выходов счетчика 7 соединена через дешифратор 8 со входами памяти кодов 9. Выходы памяти кодов 9 соединены через первый элемент "И" 10 и второй элемент "И" 11 с первыми входами первого элемента "ИЛИ" 3 и второго элемента "ИЛИ" 4 соответственно. Вторые входы первого элемента "ИЛИ" 3 и второго элемента "ИЛИ" 4 соединены через третий элемент "И" 12 и четвертый элемент "И" 13 соответственно с первым входом цифрового кода Nx устройства 15. Второй частотный вход F0 устройства 14 соединен с входом первого элемента "И" 3 и через первый элемент задержки 5 с входом третьего элемента "И" 12. Выход первого элемента "ИЛИ" 3 соединен с первым суммирующим входом первого сумматора 1. Выход первого сумматора 1 соединен со вторым входом переноса второго сумматора 2. Выход второго сумматора 2 соединен со входом второго элемента "И" 11 и через второй элемент задержки 6 со входом четвертого элемента "И" 13. Выход второго элемента "ИЛИ" 4 соединен с первым входом второго сумматора 2. Выход второго сумматора 2 соединен со входом счетчика 7, выход переноса которого одновременно является выходом устройства. Вход данных блока обучения 18 соединен со входом тестовой последовательности 19. Адресный вход блока памяти весовых коэффициентов 17 соединен с шиной SA 20 адреса весовых коэффициентов блока обучения 18. Информационный вход блока памяти весовых коэффициентов 17 соединен с шиной SD21 данных весовых коэффициентов блока обучения 18. Вход разрешения записи блока памяти весовых коэффициентов 17 соединен с выходом разрешения записи we 22 блока обучения 18. Выходы w1 и w2 блока памяти весовых коэффициентов 17 соединены со вторыми входами первого сумматора 1 и второго сумматора 2 соответственно, задающими веса режимов работы сумматоров. Первый сумматор 1 и второй сумматор 2 могут работать в режимах суммирования и вычитания. Выходы vi (i=1, 2,…,m) и ui=(1, 2,…,m) блока памяти весовых коэффициентов 17 соединены с третьими входными шинами первого сумматора 1 и второго сумматора 2 соответственно, задающими начальное значение, используемое в операциях суммирования и вычитания. Выходы si (i=1, 2,…,m) блока памяти весовых коэффициентов 17 соединены со входами памяти кодов 9.

Нейросетевой блок определения интервала работает следующим образом.

Для реализации нелинейной зависимости преобразования нейросетевой преобразователь кода в частоту должен быть обучен при помощи блока обучения 18. Обучение осуществляется при помощи подачи тестовой последовательности 19. Тестовая последовательность состоит из последовательно подаваемых значений входного кода Nx 15 и соответствующих этим значениям значений выходной частоты Fy 16. Объем тестовой последовательности влияет на точность обучения. Чем больше тестовая последовательность, тем точнее обучение устройства на реализацию зависимости выходной частоты Fy 16 от входного кода Nx 15.

Блок обучения 18 может быть реализован, например, на внешней или внутренней плате расширения персонального компьютера.

При подаче тестовой последовательности 19 на вход блока обучения 18 начинается операция обучения. По окончании операции обучения осуществляется запись новых значений весовых коэффициентов и порогов нейронов в блок памяти весовых коэффициентов 17. Для этого на вход подтверждения записи блока памяти весовых коэффициентов 17 с выхода we 22 блока обучения 18 подается значение we=1. На вход шины адреса блока памяти весовых коэффициентов 17 с выхода SA 20 блока обучения 18 подается адрес соответствующего весового коэффициента. При этом на шину данных SD 21 подается значение весового коэффициента.

На входы устройства поступает входной код Nx и опорная частота F0.

Формирование сумм Nx+ и Nx+ в первом сумматоре 1 и втором сумматоре 2 соответственно происходит при подаче импульса опорной частоты F0 и импульса переполнения второго сумматора 2. При этом код Nx подается в первый 1 и второй 2 сумматоры с некоторой задержкой τ30, длительность которой обеспечивается элементами задержки 5 и 6. Результирующая частота Fz снимается со счетчика 7.

Описываемый нейросетевой преобразователь относится к классу гибридных вычислительных устройств с дискретно-управляемыми параметрами (в том числе с использованием цифровых весовых коэффициентов искусственной нейронной сети), использующих принцип многократного использования импульсно-цифровых решающих элементов, входящих в состав операционного блока. Управление последовательностью выполнения отдельных операций производится счетчиком 7 и дешифратором 8.

Операционный блок, моделирующий в каждом i-м такте (i=1, 2,…,n) простую дробь вида (x+ai/(x+bi), состоит из последовательного соединения линейных преобразователей (Пр) "код - частота" (N→F) и "код-период" (N→T). Преобразователь "N→F" построен на основе первого сумматора 1, реализующего операцию суммирования кодов Nx и с преобразованием суммы/разности в частоту

(режим суммирования) или

(режим вычитания), представляющую собой последовательность импульсов переполнения на выходе первого сумматора 1, образуемых путем переноса на его вход кодов и Nx с частотой F0 (k - число разрядов сумматора). Первый сумматор 1 является неотъемлемой частью искусственной нейронной сети преобразователя. Весовой коэффициент w1, подаваемый на второй вход первого сумматора 1, задает тип операции: суммирование (wi=1) или вычитание (w1=0). Величина V, подаваемая на третью входную шину первого сумматора 1, задает диапазон результата суммирования/вычитания (0≤V<2k).

Пр "N→Т" построен на основе второго сумматора 2 и работает по принципу развертывающихся структур. Формирование на его выходе периода

в режиме вычитания (весовой коэффициент w2=0, а весовой коэффициент 0≤U<2k задает максимальную границу) осуществляется путем линейной развертки кода во втором сумматоре 2 от начального числа, равного сумме (Nx+), образуемой в начале периода до момента переполнения второго сумматора 2. Линейная развертка кода достигается при работе второго сумматора 2 в режиме счета, когда на его счетный вход подаются импульсы частоты Fi. Поэтому с учетом (1) выражение (3) в режиме суммирования первого сумматора 1 и вычитания второго сумматора 2 примет вид:

В момент формирования импульса окончания периода счетчик 7 изменяет свое состояние и из памяти кодов 9 подключает через элементы "И" 10, 12 или 11, 13 к элементам "ИЛИ" 3, 4 коды и .

Процесс формирования следующего периода аналогичен предыдущему. Цикл формирования одного периода Tz выходной частоты Fz равен n тактам, число которых задается коэффициентом пересчета счетчика 7. Наряду с этим счетчик 7 производит последовательное суммирование периодов , образуя на своем выходе суммарный период (в режиме суммирования первого сумматора 1 и вычитания второго сумматора 2), равный

При этом результирующая частота Fz (в режиме суммирования первого сумматора 1 и вычитания второго сумматора 2) на выходе нейросетевого преобразователя равна

Пр "N→T" на основе второго сумматора 2 в режиме суммирования второго сумматора 2 (w2=1) формирует на его выходе период:

В итоге результирующая частота Fz (в режиме вычитания первого сумматора 1 и вычитания второго сумматора 2 (w2=0)) с учетом выражений (2) и (3) на выходе нейросетевого преобразователя равна

Результирующая частота Fz (в режиме суммирования первого сумматора 1 и суммирования второго сумматора 2 (w2=1) с учетом выражений (1) и (7) на выходе нейросетевого преобразователя равна

Результирующая частота Fz (в режиме вычитания первого сумматора 1 и суммирования второго сумматора 2) с учетом выражений (2) и (7) на выходе нейросетевого преобразователя равна

Из выражения (7) следует, что нейросетевой преобразователь кода в частоту позволяет воспроизводить нелинейные зависимости, приближающиеся суммой простых дробей.

Для реализации нелинейной зависимости нейросетевой преобразователь кода в частоту должен быть обучен при помощи блока обучения 18. Обучение осуществляется при помощи подачи тестовой последовательности 19. Тестовая последовательность состоит из последовательно подаваемых значений входного кода Nx 15 и соответствующих этим значениям значений выходной частоты Fy 16. Пример тестовой последовательности приведен в таблице 1. Объем тестовой последовательности влияет на точность обучения. Чем больше тестовая последовательность, тем точнее обучение устройства на реализацию зависимости выходной частоты Fy 16 от входного кода Nx 15.

Блок обучения 18 может быть реализован, например, на внешней или внутренней плате расширения персонального компьютера.

Таблица 1.
Пример тестовой последовательности для обучения нейросетевого преобразователя кода в частоту.
Значение входного кода Ny Значение выходной частоты Fx
1100 3,0 кГц
1011 4,0 кГц
1010 5,0 кГц
1001 6,0 кГц
1000 7,5 кГц
0111 9,0 кГц
0110 10,0 кГц
0101 11,8 кГц
0100 13,6 кГц
0011 15,0 кГц
0010 17,0 кГц
0001 19,0 кГц
0000 19,5 кГц

При подаче тестовой последовательности 19 на вход блока обучения 18 начинается операция обучения. По окончании операции обучения осуществляется запись новых значений весовых коэффициентов и порогов нейронов в блок памяти весовых коэффициентов 17. Для этого на вход подтверждения записи блока памяти весовых коэффициентов 17 с выхода we 22 блока обучения 18 подается значение we=1. На вход шины адреса блока памяти весовых коэффициентов 17 с выхода SA 20 блока обучения 18 подается адрес соответствующего весового коэффициента. При этом на шину данных SD 21 подается значение весового коэффициента.

Таким образом, применение предлагаемого нейросетевого преобразователя кода в частоту позволяет расширить функциональные возможности, а именно реализовать функциональное преобразование входного кода в частоту, а также позволяет повысить интеллектуальные способности устройства, заключающиеся в возможности реализации одним преобразователем нескольких функциональных зависимостей.

Нейросетевой преобразователь кода в частоту, содержащий счетчик, дешифратор, память кодов, четыре элемента "И", два элемента "ИЛИ", два элемента задержки, два сумматора, группа цифровых выходов счетчика соединена через дешифратор со входами памяти кодов, выходы памяти кодов соединены через первый и второй элементы "И" с первыми входами первого и второго элементов "ИЛИ" соответственно, вторые входы первого и второго элементов "ИЛИ" соединены через третий и четвертый элементы "И" соответственно с первым входом цифрового кода устройства, второй частотный вход устройства соединен с входом первого элемента "И" и через первый элемент задержки с входом третьего элемента "И", выход первого элемента "ИЛИ" соединен с первым суммирующим входом первого сумматора, выход первого сумматора соединен со вторым входом переноса второго сумматора, выход второго сумматора соединен со входом второго элемента "И" и через второй элемент задержки со входом четвертого элемента "И", выход второго элемента "ИЛИ" соединен с первым входом второго сумматора, выход второго сумматора соединен со входом счетчика, выход переноса которого одновременно является выходом устройства, отличающийся тем, что в преобразователь введены блок памяти весовых коэффициентов и блок обучения, вход данных блока обучения соединен со входом тестовой последовательности, адресный вход блока памяти весовых коэффициентов соединен с шиной SA адреса весовых коэффициентов блока обучения, информационный вход блока памяти весовых коэффициентов соединен с шиной SD данных весовых коэффициентов блока обучения, вход разрешения записи блока памяти весовых коэффициентов соединен с выходом разрешения записи we блока обучения, выходы w1 и w2 блока памяти весовых коэффициентов соединены соответственно со вторыми входами первого и второго сумматоров, задающими режим работы сумматоров (сумматоры могут работать в режимах суммирования и вычитания), выходы vi (i=1, 2, …, m) и ui (i=1, 2, …, m) блока памяти весовых коэффициентов соединены с третьими входными шинами первого и второго сумматоров, задающими начальное значение, используемое в операциях суммирования и вычитания, выходы si (i=1, 2, …, m) блока памяти весовых коэффициентов соединены со входами памяти кодов.



 

Похожие патенты:

Изобретение относится к способу, системе и устройству для показа и вызова моделей рабочих книг через удаленные вызовы функций. .

Изобретение относится к автоматике и вычислительной технике и может быть использовано для линейного и нелинейного цифроаналогового преобразования знакопеременного кода в частоту с возможностью цифровой коррекции, а также в вычислительных устройствах для умножения частоты следования импульсных сигналов на параллельный двоичный код.

Изобретение относится к обучающим системам. .

Изобретение относится к искусственным нейронным сетям (ИНС) и может быть использовано для обучения ИНС. Техническим результатом является осуществление обучения ИНС при отсутствии статистически достаточного ряда наблюдений исследуемых объектов. Способ содержит этапы: определяют необходимое число обучающих векторов; ограничивают пространство входных векторов некоторой областью О; указывают М векторов, описывающих наиболее типичных представителей каждого из исследуемых классов объектов, принадлежащих области О; генерируют K обучающих векторов входных сигналов ИНС, вначале вблизи окрестности М векторов, с последующим расширением до области О; создают визуальные образы, наглядно описывающие объекты, задаваемые сгенерированными обучающими векторами; определяют один из М классов, к которому относится каждый из K сгенерированных обучающих векторов входных сигналов ИНС; записывают сгенерированные обучающие векторы и эталонные сигналы, соответствующие классам объектов, к которым относятся сгенерированные вектора, в виде пар; считывают записанные пары и подают на входы ИНС; корректируют вектор синаптических весов нейронов w(n) с шагом коррекции η до завершения обучения ИНС. 1 з.п. ф-лы, 3 ил.

Изобретение относится к области проведения электрофизиологических манипуляций с живой тканью и может быть использовано для обучения нейронной сети in vitro. Техническим результатом является создание протокола обучения, включающего алгоритм определения оптимальных для индивидуальной биологической нейронной сети параметров, используемых в протоколе обучения. Особенностью способа является то, что до начала процесса обучения производят предварительную стимуляцию без обратной связи, на основании которой выбирают наиболее эффективный стимулирующий электрод, который будут использовать в процессе обучения, и подбирают параметры стимуляции, производят контрольную стимуляцию без обратной связи на выбранном стимулирующем электроде, на основании которой выбирают наиболее эффективный регистрирующий электрод для использования в процессе обучения, подбирают критерий ответа и критерий обучения, адаптируя перечисленные параметры и критерии к физиологическим особенностям биологической нейронной сети в данном конкретном эксперименте, после окончания процесса обучения проверяют сохранение эффекта обучения. 5 з.п. ф-лы, 3 ил.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля и технической диагностики сложного технологического оборудования, в том числе - станочного оборудования и гибких производственных систем. Техническим результатом является обеспечение автоматического выбора значимых параметров из всего множества входных и выходных параметров за счет дополнительного обучения нейронной сети в процессе работы, за счет увеличения-уменьшения количества активных нейронов, не приводящего к ухудшению качества технической диагностики, а также за счет выбора избыточных нейронов и их активации при переобучении или при отказе нейронов сети. Устройство содержит датчики, вычислительную систему и устройства отображения сигналов диагностики. Вычислительная система содержит модуль, реализованный с возможностью интеллектуального анализа и содержащий динамическую модель, которая реализована на обученной нейронной сети, и модуль, реализованный с возможностью дополнительного обучения нейронной сети и выбора активных и избыточных нейронов. 2 н. и 3 з.п. ф-лы, 5 ил.

Изобретение относится к искусственным нейронным сетям и может быть использовано для обучения нейронной сети при моделировании физических явлений технологических процессов. Техническим результатом является обеспечение гарантии сходимости и ускорения процесса обучения искусственной нейронной сети. Способ состоит в том, что передают многомерный входной вектор X=[x1, x2, … xN] в многослойную нейронную сеть со структурой: N синапсов в входном слое, один скрытый слой с Nh синапсами и Nc синапсов в выходном слое, вычисляют соответствующие кросскорреляционные и автокорреляционные функции, определяют веса скрытого и выходного слоев на основе решения системы уравнений антиградиента, причем в случае увеличения ошибки производят выбор направления изменения весов скрытого слоя путем последовательного назначения пары ближайших значений текущего веса скрытого слоя w1(j,k)=w(j,k)-ξ и w2(j,k)=w(j,k)+ξ, где 0<ξ≤0,001, и сравнивают соответствующие им изменения средней квадратичной ошибки и , где Е1, Е2 - значения средней квадратичной ошибки, соответствующей весам скрытого слоя w1(j,k) и w2(j,k); - значение средней квадратичной ошибки предыдущего опыта, если ΔЕ1<ΔE2, то изменяют веса скрытого слоя в направлении уменьшения, если ΔЕ1≥ΔЕ2, то изменяют веса скрытого слоя в направлении увеличения. 5 ил.

Изобретение относится к области автоматизированного управления технологическими процессами и может применяться для экстренных вычислений при контроле чрезвычайных ситуаций на основе динамической модели для широкого класса предметно-ориентированных приложений в сложной программно-аппаратной среде. Технический результат - повышение быстродействия при ликвидации опасной ситуации. Способ состоит в следующем: формируют на пульте блока управления команду на организацию контроля чрезвычайной ситуации на основе Грид-системы и функционального блока, реализующего идентификацию текущей ситуации с помощью нейронных сетей, и оценку опасности ситуации в зависимости от уровня действующих возмущений, блока оперативного контроля и прогноза развития ситуации на основе интерпретирующей и прогнозирующей нейросетевых моделей вырабатывают стратегические решения по интеллектуальной поддержке контроля ситуаций на основе управляющих воздействий в зависимости от особенностей ситуации в контурах программного и адаптивного управления, а также в контуре самообучения, определяют время, необходимое для выработки и принятия решения, и производят оценку безопасного времени нахождения объекта в текущей ситуации с учетом допустимых значений определяющих параметров. 4 ил., 3 табл.

Изобретение относится к области сетей и телекоммуникаций и может быть использовано в иерархических протоколах беспроводной сенсорной сети (БСС). Техническим результатом является автоматическое построение и поддержание работоспособности структуры сети. Способ включает иерархическое деление узлов на головные кластерные узлы (ГКУ) и на «ведомые» и использование данных о радиовидимости узлов. Структура всей БСС описывается с помощью графа энергетической видимости узлов БСС, на основании которого строится матрица энергетической видимости, которую умножают на понижающий коэффициент, задаваемый в процентах, преобразуют к матрице инцидентности. Кластеризацию производят с помощью нейронной сети Кохонена, обучающейся по конструктивному методу обучения, где в качестве входных обучающих данных выступает полученная ранее матрица инцидентности, количество нейронов сети Кохонена задается автоматически на основании отличия и подобия входных данных об узлах БСС, радиус чувствительности нейронов слоя Кохонена задается в пределах от 0,22 до 0,36. Матрица энергетической видимости узлов БСС используется для маршрутизации и позволяет производить межкластерную связь между ГКУ и внутрикластерную связь в рамках ведомых каждому ГКУ узлов. 6 ил.

Изобретение относится к технической кибернетике. Технический результат - повышение достоверности диагностирования сложного технического объекта и снижение трудоемкости. В способе диагностирования сложных технических объектов среди параметров сложного технического объекта выделяют отдельные параметры, которые являются признаками его технического состояния, сравнивают их с эталонными признаками исходного алфавита классов состояний и по результатам сравнения определяют группу классов возможного технического состояния диагностируемого объекта, в качестве признаков технического состояния объекта используют статистические характеристики разностей текущих и эталонных значений внутренних и выходных параметров объекта, в качестве эталонных признаков исходного алфавита классов используют статистические характеристики разностей текущих и эталонных значений внутренних и выходных параметров исправного объекта, при этом в качестве эталонных значений внутренних и выходных параметров объекта используют их расчетные значения, вычисляемые для каждого режима работы объекта по измеренным текущим значениям входных параметров с помощью нейросетевых моделей. 12 ил.

Группа изобретений относится к нейронным системам и может быть использована для локального правила состязательного обучения, которое дает в результате разреженную связность среди блоков обработки сети. Техническим результатом является повышение эффективности обучения вычислительной сети. Способ содержит этапы, на которых: вычисляют выходной сигнал блока обработки в вычислительной сети по меньшей мере частично на основании по меньшей мере одного существующего веса и изменяют по меньшей мере один вес блока обработки с использованием локального правила обучения, при этом локальное правило обучения создает разреженную связность между блоками обработки вычислительной сети посредством ограничения нормы весового вектора, содержащего веса, ассоциированные со связями между блоком обработки, до заданного значения. 4 н. и 56 з.п. ф-лы, 11 ил.

Изобретение относится к области моделирования и может быть использовано при проектировании радиоэлектронных и технических систем для оценки эксплуатационных показателей

Изобретение относится к области оптических квантовых вычислений, а именно к способам обработки квантовой информации, и может быть использовано для обработки квантовой информации

Изобретение относится к компьютерным системам, в частности к квантовым компьютерам и оптическим логическим элементам, и может быть использовано для полного определения состояния кубита. Техническим результатом является повышение точности измерений, сокращение времени измерения. Способ, основанный на считывании кубита в нескольких различных измерительных базисах, включающий воздействие на кубит электромагнитным излучением на переходах между уровнями кубита и некоторым вспомогательным уровнем. Для считывания кубита в требуемом измерительном базисе на кубит воздействуют бихроматическим излучением, спектральные компоненты которого резонансны переходам с уровней кубита на вспомогательный уровень, интенсивности и фазы спектральных компонент бихроматического излучения задают так, чтобы выделить требуемый для считывания кубита измерительный базис. Результат считывания определяют, регистрируя возбуждение кубита на вспомогательный уровень. 3 з.п. ф-лы, 5 ил.

Изобретение относится к области моделирования различных динамических процессов, происходящих в природе и обществе. Техническим результатом является сокращение времени моделирования при заданном объеме вычислительных ресурсов либо сокращение вычислительных ресурсов при заданном времени моделирования, а также повышение точности и достоверности моделирования. Система содержит центр управления системой, соединенный через шину опроса с каждым автоматом; при этом автомат содержит коммуникационный блок, блоки: обработки входящих инструкций на текущем временном шаге, общих параметров автомата, общих параметров событий, очереди заявок, генератор событий, блок определения величины текущего временного шага, обработчик событий, блок формирования выходящих инструкций на текущем временном шаге, элементы логического выбора. 5 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для решения задач оптимизации. Техническим результатом является повышение быстродействия. Устройство содержит генератор тактовых импульсов, регистры, элементы И, элементы ИЛИ, схемы сравнения, блоки умножения, счетчики, сумматоры, триггер, элемент задержки. 1 ил.

Изобретение относится к области оценки компьютерных ресурсов компьютерной сети по объектам интереса с учетом требований к компьютерным системам, на которых располагаются компьютерные ресурсы, и требований к объектам интереса как к содержимому компьютерных ресурсов. Технический результат настоящего изобретения заключается в обеспечении возможности определения компьютерных ресурсов в рамках компьютерной сети, подходящих для целей, заданных выбранными требованиями. Способ определения компьютерных ресурсов в компьютерной сети содержит этапы, на которых: а) формируют с помощью средства инвентаризации компьютерной сети список компьютерных ресурсов, находящихся на компьютерных системах, удовлетворяющих требованиям к компьютерным системам; где компьютерная сеть состоит, по меньшей мере, из двух компьютерных систем; где требования к компьютерным системам хранятся в базе данных требований к компьютерным системам средства хранения требований; б) собирают с помощью средства инвентаризации компьютерной сети информацию обо всех объектах интереса, имеющихся на компьютерных ресурсах из упомянутого списка компьютерных ресурсов; где компьютерный ресурс содержит в себе, по меньшей мере, один объект интереса; где объектами интереса являются файлы и программное обеспечение; в) анализируют с помощью средства анализа данных собранную информацию для определения объектов интереса, удовлетворяющих требованиям к объектам интереса; где требования к объектам интереса хранятся в базе данных требований к объектам интереса средства хранения требований; г) оценивают с помощью средства оценки компьютерных ресурсов каждый компьютерный ресурс из списка компьютерных ресурсов по количеству объектов интереса, удовлетворяющих требованиям к объектам интереса; д) определяют с помощью средства оценки компьютерных ресурсов, по меньшей мере один компьютерный ресурс, имеющий наивысшую оценку среди всех компьютерных ресурсов в рамках компьютерной сети, по результатам оценки, выполненным на этапе г). 2 н. и 11 з.п. ф-лы, 4 ил.
Наверх