Система управления выводом данных
Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании системы управления исследовательскими процессами, в частности, при разработке автоматизированной системы кинетического индентирования, предназначенной для определения физико-механических свойств материалов. Техническим результатом является обеспечение получения на выходе устройства данных в аналоговой форме. Система управления выводом данных содержит блок связи, цифровой управляемый генератор, регистр памяти данных и блок памяти, причем выход блока связи подключен к входу регистра памяти данных, выход которого соединен с входом блока памяти, причем в нее дополнительно введены делитель частоты, первый и второй элементы задержки, регистр текущего кода данных, регистр предыдущего кода данных, схему сравнения кодов, вычитатель кодов, накапливающий сумматор, сумматор-вычитатель, выходной регистр, цифроаналоговый преобразователь, а также входная и выходная шины. 1 ил.
Предлагаемое изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании систем управления исследовательскими процессами, в частности, при разработке автоматизированной системы кинетического индентирования, предназначенной для определения физико-механических свойств материалов.
Известно устройство для управления выводом данных в старт-стопном режиме [1]. Известно также устройство для управления выводом данных, представляющее собой наиболее близкое техническое решение к заявленному предлагаемому изобретению [2].
Недостатком этого устройства является наличие на его выходе данных, представленных только в кодах цифровой формы.
Целью предлагаемого изобретения является получение на выходе устройства данных в аналоговой форме.
Поставленная цель достигается тем, что в систему управления выводом данных, содержащую блок 1 связи, цифровой управляемый генератор 2, регистр 3 памяти данных и блок 5 памяти, причем выход блока 1 связи подключен к входу регистра 3 памяти данных, выход которого соединен с входом блока 5 памяти. В систему дополнительно введены делитель 4 частоты, первый элемент 6 задержки, регистр 7 текущего кода данных, регистр 8 предыдущего кода данных и схема 9 сравнения кодов. Система также дополнительно содержит вычитатель 10 кодов, накапливающий сумматор 11, второй элемент 12 задержки, сумматор-вычитатель 13, выходной регистр 14, цифроаналоговый преобразователь 15, а также входную шину 16 и выходную шину 17, причем выход блока 1 связи дополнительно связан с входом цифрового управляемого генератора 2, выход которого объединен с входами делителя 4 частоты и второго элемента 12 задержки, а также с первым входом накапливающего сумматора 11. Выход накапливающего сумматора 11 подключен к второму входу сумматора-вычитателя 13, выходом соединенного с вторым входом выходного регистра 14, первый вход которого связан с выходом второго элемента 12 задержки. Выход делителя 4 частоты объединен с вторым входом регистра 8 предыдущего кода данных, с дополнительным входом блока 5 памяти, третьим входом накапливающего сумматора 11, а также с входом первого элемента 6 задержки, выходом подключенного к второму входу регистра 7 текущего кода данных, выход которого подключен к объединенным между собой первым входам регистра 8 предыдущего кода данных, схемы 9 сравнения кодов, вычитателя 10 кодов. Выход цифрового управляемого генератора 2 подключен к объединенным между собой входам делителя 4 частоты и второго элемента 12 задержки, а также к первому входу накапливающего сумматора 11. Выход делителя 4 частоты соединен с дополнительным входом блока 5 памяти, с вторым входом регистра 8 предыдущего кода данных, с третьим входом накапливающего сумматора 11 и входом первого элемента 6 задержки, выход которого связан с вторым входом регистра 7 текущего кода данных. Выход регистра 8 предыдущего кода данных подключен к первому входу сумматора-вычитателя 13, а также к объединенным между собой вторым входам схемы 9 сравнения кодов и вычитателя 10 кодов, выход которого соединен с вторым входом накапливающего сумматора 11. Выход накапливающего сумматора 11 связан с вторым входом сумматора-вычитателя 13, выходом подключенного к второму входу выходного регистра 14. Выход схемы 9 сравнения кодов и третьи входы вычитателя 10 кодов и сумматора-вычитателя 13 объединены между собой. Выход выходного регистра 14 подключен к входу цифроаналогового преобразователя 15, выходом соединенного с выходной шиной 17. Вход блока 1 связи объединен с входной шиной 16.
Рассмотрим работу системы управления выводом данных на ее конкретном применении в автоматизированной системе кинетического индентирования, предназначенной для определения физико-механических свойств материалов.
Блок 1 связи шиной 16 соединен с управляющей ЭВМ (на чертеже не показана). В качестве ЭВМ применена персональная ЭВМ, совместимая с IBM PC и имеющая слот расширения PCI. Аппаратные средства блока 1 связи обеспечивают обмен данными между системой и ЭВМ по протоколу обмена PCI по шине 16, по которой передаются коды адреса, данных и команд.
При включении ЭВМ и соответственно аппаратных средств системы на шине 16 будет сформирован сигнал RESET, который установит электронные и механические элементы системы в состояние готовности к работе.
В начале цикла индентирования управляющая этим циклом программа, функционирующая в ЭВМ, записывает через блок 1 связи в цифровой управляемый генератор 2 код периода меток времени, а также через регистр 3 памяти данных в блок 5 памяти массив кодов данных, представляющих собой цифровые коды величины силы воздействия индентора на исследуемый материал по меткам времени в процессе цикла индентирования. После завершения записи массива кодов данных в блок 5 памяти из ЭВМ по команде управляющей программы в блок 1 связи поступит код начала собственно цикла индентирования. С приходом этого кода блок 1 связи выдает на вход цифрового управляемого генератора 2 сигнал, разрешающий этому генератору формировать на своем выходе последовательность импульсов как метки времени с периодом следования, определяемого величиной предварительно записанного в него кода. Период следования меток времени в данной системе находится в интервале от одной миллисекунды до двухсот пятидесяти шести миллисекунд, а коэффициент деления делителя 4 частоты установлен равным двумстам пятидесяти шести, т.е. за период следования каждой метки времени на выходе цифрового управляемого генератора 2 будут сформированы двести пятьдесят шесть импульсов независимо от величины периода следования этих меток времени. Первый импульс с выхода делителя 4 частоты инициирует выдачу на выход блока 5 памяти предварительно записанного в него первого слова кода данных, устанавливает компоненты накапливающего сумматора 11 в состояние готовности, а также записывает выходной код (в данный момент времени "нулевой") регистра 7 текущего кода данных в регистр 8 предыдущего кода данных. Далее через время, определяемое временем задержки первым элементом 6 задержки, выходной код блока 5 памяти будет записан в регистр 7 текущего кода данных. Если величина выходного кода регистра 7 текущего кода данных (код А) будет больше величины выходного кода регистра 8 предыдущего кода данных (код В), на выходе схемы 9 сравнения кодов будет установлен логический "ноль", а это, в свою очередь, установит режим суммирования в сумматоре-вычитателе 13, а в вычитателе 10 кодов установит режим вычитания величины кода В из величины кода А. В данной системе величина кода А представляет собой двухбайтовое (16 бит) слово. Вычитатель 10 кодов выполняет функцию вычитания величины кода В из величины кода А с последующей выдачей результата вычитания на выход этого вычитателя. Накапливающий сумматор 11 трехбайтный (24 разряда) построен по структуре "Комбинационный сумматор плюс регистр хранения" по схеме с накоплением результата, т.е. по каждому импульсу, поступившему на его первый вход, выполняется операция суммирования величины выходного кода этого накапливающего сумматора с кодом на его втором входе и последующим установлением результата суммирования на выход данного накапливающего сумматора. На входы младших 16 разрядов накапливающего сумматора 11, являющиеся вторым входом этого накапливающего сумматора, поступает выходной код вычитателя 10 кодов (код М). Выходы старших 16 разрядов накапливающего сумматора 11 представляют собой выход этого накапливающего сумматора, тогда с приходом первого импульса на первый вход накапливающего сумматора 11 на выходе этого накапливающего сумматора будет сформирован код (код Р), величина которого равна 1/256 части величины входного кода М. Этот код будет просуммирован в сумматоре-вычитателе 13 с кодом В и поступит на второй вход выходного регистра 14, куда и будет записан задержанным во времени вторым элементом задержки 12 первым импульсом с выхода цифрового управляемого генератора 2. После этого этот код поступит на вход цифроаналогового преобразователя 15, который преобразует его в аналоговый сигнал, величина которого пропорциональна сумме величин кода Р и кода В. С приходом второго импульса на первый вход накапливающего сумматора 11 дальнейшая последовательность операций будет аналогична вышеописанной, при этом на выходе цифроаналогового преобразователя 15 будет сформирован аналоговый сигнал, величина которого пропорциональна сумме величины кода В и удвоенному значению величины кода М; с приходом третьего - утроенному и т.д. Таким образом, в течение периода этой метки времени на выходе накапливающего сумматора 11 будет сформирована последовательность, состоящая из 256 кодов линейно увеличивающихся в процессе их циклического суммирования величин этих кодов. Величина каждого из этих кодов равна величине кода М, деленной на 256 и умноженной на порядковый номер импульса на первом входе накапливающего сумматора 11 в течение этой метки времени. В случае, когда величина кода А равна величине кода В, на выходе схемы 9 сравнения кодов будет сформирован также логический "ноль", а на выходе вычитателя 10 будет сформирован код, по величине равный "нулю", в результате чего входной код цифроаналогового преобразователя 15 до прихода очередной метки времени останется неименным. В случае, когда величина кода А меньше величины кода В, на выходе схемы 9 сравнения кодов будет сформирована логическая "единица", что приведет к установке режима вычитания величины кода А из величины кода В вычитателем 10 кодов и режима вычитания величины кода Р из величины кода В сумматором-вычитателем 13. В течение периода метки времени на выходе сумматора-вычитателя 13 по каждому импульсу на первом входе накапливающего сумматора 11 будет сформирован код, величина которого равна величине кода В минус 1/256 часть величины кода М, умноженная на порядковый номер импульса на первом входе этого накапливающего сумматора, тогда в течение периода этой же метки времени на входе цифроаналогового преобразователя 15 будет сформирована последовательность, состоящая из разности величины кода В и 256 кодов линейно увеличивающихся в процессе их циклического суммирования величин этих кодов.
Таким образом, совокупность компонентов системы с их взаимосвязями обеспечивает получение на выходе этой системы данных в аналоговой форме. Величина нелинейности этих данных не превышает установленной для данной системы величины, что допускает возможность их использования в других узлах и блоках, входящих в состав автоматизированной системы кинетического индентирования.
Источники информации
[1] Авторское свидетельство СССР №583423, кл. G06F 3/04, 1976.
[2] Авторское свидетельство СССР №586452, кл. G06F 3/04, 1976.
Система управления выводом данных, содержащая блок связи, цифровой управляемый генератор, регистр памяти данных и блок памяти, причем выход блока связи подключен к входу регистра памяти данных, выход которого соединен с входом блока памяти, отличающаяся тем, что в нее дополнительно введены делитель частоты, первый и второй элементы задержки, регистр текущего кода данных, регистр предыдущего кода данных, схему сравнения кодов, вычитатель кодов, накапливающий сумматор, сумматор-вычитатель, выходной регистр, цифроаналоговый преобразователь, а также входная и выходная шины, причем выход блока связи дополнительно связан с входом цифрового управляемого генератора, выход которого объединен с входами делителя частоты и второго элемента задержки, а также с первым входом накапливающего сумматора, выход накапливающего сумматора подключен к второму входу сумматора-вычитателя, выходом соединенного с вторым входом выходного регистра, первый вход которого связан с выходом второго элемента задержки, выход делителя частоты объединен с вторым входом регистра предыдущего кода данных, с дополнительным входом блока памяти, с третьим входом накапливающего сумматора, а также с входом первого элемента задержки, выходом подключенного к второму входу регистра текущего кода данных, выход которого соединен с объединенными между собой первым входам регистра предыдущего кода данных, схемы сравнения кодов и вычитателя кодов, выход регистра предыдущего кода данных подключен к первому входу сумматора-вычитателя, а также к объединенным между собой вторым входам схемы сравнения кодов и вычитателя кодов, выход которого связан с вторым входом накапливающего сумматора, выход выходного регистра подключен к входу цифроаналогового преобразователя, выходом соединенного с выходной шиной, вход блока связи объединен с входной шиной.
