Устройство для моделирования процесса принятия решения в условиях неопределенности



Устройство для моделирования процесса принятия решения в условиях неопределенности

 


Владельцы патента RU 2468423:

Негосударственное образовательное учреждение высшего профессионального образования Московский институт предпринимательства и права (RU)

Изобретение относится к автоматике и вычислительной технике. Техническим результатом является повышение быстродействия работы устройства для моделирования процесса принятия решения в условиях неопределенности. Устройство содержит первые регистры 1ij (i=1,…,m, j=1,…,n), вторые блоки умножения 2ij (i=1,…,m, j=1,…,n), вторые регистры 3j (j=1,…,n ), первые сумматоры 4i (i=1,…,m), вторые сумматоры 5i (i=1,…,m), первые блоки умножения 6i (i=1,…,m), четвертые сумматоры 7i (i=1,…,m), 9j (j=1,…,n), первые элементы задержки 10j (j=1,…,n), элементы И 11j (j=1,…,n), пятый сумматор 12, третий блок умножения 13, схему выбора максимального кода 14, третий регистр 15, шестой сумматор 16, второй элемент задержки 17, вход 18, выходы 19 и 20. 1 ил.

 

Изобретение относится к автоматике и вычислительной технике. Целью изобретения является разработка устройства для моделирования процесса принятия решения в условиях неопределенности, обеспечивающего более высокое быстродействие.

Наиболее близким по технической сущности является устройство [1], содержащее матрицу m*n первых регистров 1ij (i=1,…,m, j=1,…,n), группу из n вторых 3j регистров, группу из m первых сумматоров 4i, группу из m первых блоков умножения 6 i , третий 15 и четвертый регистры 8, шестой сумматор 16.

Недостатком данного устройства является низкое быстродействие из-за применения аналого-цифровых преобразователей, функционирующих по сигналам от генератора тактовых импульсов [1].

Задача изобретения - создать устройство, обеспечивающее моделирование процесса принятия решения в условиях неопределенности с более высоким быстродействием.

Сущность изобретения состоит в том, что в устройство для моделирования процесса принятия решения, содержащее матрицу m*n первых регистров 1ij (i=1,…,m, j=1,…,n), группу из n вторых 3j регистров, группу из m первых сумматоров 4i, группу из m первых блоков умножения 6i, третий 15 и четвертый регистры 8, шестой сумматор 16, введены матрица m*n вторых блоков умножения 2ij (i=1,…,m, j=1,…,n), группу из m вторых сумматоров 5i, группу из n третьих сумматоров 9j, группу из m четвертых сумматоров 7i, группу из n первых элементов задержки 10j, второй элемент задержки 17, группу из n элементов И 11j, пятый сумматор 12, третий блок умножения 13, блок выбора максимального кода 14, выход каждого регистра 1ij (i=1,…,m, j=1,…,n) подсоединен к одноименному входу первого сумматора 4i и к первому входу второго блока умножения 2ij, второй вход которого подсоединен к выходу второго 3j регистра, вход устройства 18 подсоединен к третьему входу второго блока умножения 2ij и через второй элемент задержки 17 подсоединен к первым входам первых блоков умножения 6i (i=1,…,m), выход каждого первого сумматора 4i подсоединен во второму входу первого блока умножения 6i, выход каждого второго блока умножения 2ij подсоединен к одноименным входам вторых сумматоров 5i, выход которого подсоединен к первому входу четвертого сумматора 7i, второй вход которого подсоединен к выходу одноименного первого блока умножения 6i, выход четвертого регистра 8 подсоединен к первым входам третьих сумматоров 9j, второй вход которого подсоединен к выходу одноименного второго регистра 3j, первый выход третьего сумматора 9j через первый элемент задержки 10j подсоединен к первому входу группы элементов И 11j, второй вход которой подсоединен к второму выходу сумматора 9j, выход группы элементов И 11j подсоединен к одноименному входу пятого сумматора 12, выход которого подсоединен к первому входу третьего блока умножения 13, выход третьего регистра 15 подсоединен к третьим входам первых блоков умножения 6i и к входу шестого сумматора 16, выход которого подсоединен к второму входу третьего блока умножения 13, выход которого подсоединен к третьим входам четвертых сумматоров 7i, выход каждого из которых подсоединен к одноименным входам блока выбора максимального кода 14, на выходе 20 которого появляется максимальное значение кода, а на выходе 19 - его порядковый номер.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Новизна предлагаемого устройства заключается в том, что новое техническое устройство отличается от прототипа тем, что дополнительно в него введены матрица m*n вторых блоков умножения 2ij (i=1,…,m, j=1,…,n), группу из m вторых сумматоров 5i, группу из n третьих сумматоров 9j, группу из m четвертых сумматоров 7i, группу из n первых элементов задержки 10j, второй элемент задержки 17, группу из n элементов И 11j, пятый сумматор 12, третий блок умножения 13, блок выбора максимального кода 14, выход каждого регистра 1ij (i=1,…,m, j=1,…,n) подсоединен к одноименному входу первого сумматора 4i и к первому входу второго блока умножения 2ij, второй вход которого подсоединен к выходу второго 3j регистра, вход устройства 18 подсоединен к третьему входу второго блока умножения 2ij и через второй элемент задержки 17 подсоединен к первым входам первых блоков умножения 6i (i=1,…,m), выход каждого первого сумматора 4i подсоединен во второму входу первого блока умножения 6i, выход каждого второго блока умножения 2ij подсоединен к одноименным входам вторых сумматоров 5i, выход которого подсоединен к первому входу четвертого сумматора 7i, второй вход которого подсоединен к выходу одноименного первого блока умножения 6i, выход четвертого регистра 8 подсоединен к первым входам третьих сумматоров 9j второй вход которого подсоединен к выходу одноименного второго регистра 3j, первый выход третьего сумматора 9j через первый элемент задержки 10j подсоединен к первому входу группы элементов И 11j, второй вход которой подсоединен к второму выходу сумматора 9j, выход группы элементов И 11j подсоединен к одноименному входу пятого сумматора 12, выход которого подсоединен к первому входу третьего блока умножения 13, выход третьего регистра 15 подсоединен к третьим входам первых блоков умножения 6i и к входу шестого сумматора 16, выход которого подсоединен к второму входу третьего блока умножения 13, выход которого подсоединен к третьим входам четвертых сумматоров 7i, выход каждого из которых подсоединен к одноименным входам блока выбора максимального кода 14, на выходе 20 которого появляется максимальное значение кода, а на выходе 19 - его порядковый номер.

Изобретательский уровень достигается тем, что ввод соответствующих элементов в известный прототип вместе со связями позволяет решить новую техническую задачу, решение которой в известных технических решениях и в литературе, в настоящее время не отражено.

Предлагаемое устройство позволяет быстро решить задачу моделирования процесса принятия решения в условиях неопределенности.

Сущность изобретения поясняется чертежом (фиг.1), на котором приведена структурная схема заявленного устройства.

Предполагается, что имеется m допустимых стратегий (управляющих воздействий А={ai}(i=1,2,…m) на систему). При этом вероятность наступления исхода sj из множества исходов S={sj}, (j=1,2,…n) в результате применения стратегии ai задается распределением вероятностей на множестве возможных исходов Psj/ai. Кроме того, каждому исходу sj приписывается некоторая субъективная ценность исхода wj∈W, W={wj}, (j=1,2,…n).

Известен некоторый уровень притязаний Qp, соответствующий наименьшему значению полезности, при котором исход события удовлетворяет лицо, принимающее решение (ЛПР). Известен также коэффициент β (0<=β<=1), характеризующий отношение ЛПР к риску. Вводится в рассмотрение величина Qj=(Qp-wj)(j=1,2,…n) для случая, при котором Qp >wj, и Qj=0 для случая, при котором Qp =<wj.

Устройство позволяет в результате просмотра всех альтернативных и возможных вариантов выбрать наилучшую альтернативу ai∈A(i=1,2,…m), для которой выполняется максимум целевой функции:

.

Устройство для решения задачи моделирования процесса принятия решения в условиях неопределенности, показанное на фиг.1, содержит: первые регистры 1ij (i=1,2,…m, j=1,2,…n), вторые блоки умножения 2ij (i=1,2,…m, j=1,2,…n), вторые регистры 3j (j=1,2,…n), первые сумматоры 4i (i=1,2,…m), вторые сумматоры 5i (i=1,2,…m), первые блоки умножения 6i (i=1,2,…m), четвертые сумматоры 7i (i=1,2,…m), четвертый регистр 8, третьи сумматоры 9j (j=1,2,…n), первые элементы задержки 10j, элементы 11j (j=1,2,…n), пятый сумматор 12, третий блок умножения 13, схему выбора максимального кода 14, третий регистр 15, шестой сумматор 16, второй элемент задержки 17, вход 18, выходы 19 и 20.

Устройство работает следующим образом.

В исходном состоянии (см. рис.1) на регистрах 1ij (i=1,2,…m, j=1,2,…n) находятся коды значений Psj/ai, на регистре 15 - код значения β, на регистре 8 - код значения Qp , на регистрах 3j (j=1,2,…n) коды значений wj, (j=1,2,…n). (Установочные входы на регистрах 1, 3, 8 и 15, на рис.1 не показаны).

Работа устройства начинается после подачи пускового сигнала на его вход 18, после чего этот сигнал поступает на управляющие входы блоков умножения 2ij (i=1,2,…m, j=1,2,…n). На выходе каждого блока умножения 2ij появляется код значения (Psj/ai*wj) как результат умножения значения Psj/ai на регистре 1ij со значением wj на регистре 3j. Коды с выходов блоков 2ij (i=1,2,…m, j=1,2,…n) поступают на одноименные входы вторых сумматоров 5i (i=1,2,…m). С выхода сумматора 5i инверсное значение суммы поступает на первый вход четвертого сумматора 7i (i=1,2,…m). Одновременно значение Psj/ai на регистре 1ij поступает на одноименный вход первого сумматора 4, (i=1,2,…m), с выхода которого значение суммы поступает на первый вход первого блока умножения 6i.

Элемент задержки 17 обеспечивает задержку входного сигнала на суммарное время надежного срабатывания блока умножения 2ij и сумматора 5i. С появлением сигнала задержки на выходе элемента 17 в блоке умножения 6i происходит умножение значения коэффициента β с выхода третьего регистра 15 на значение кода с выхода первого сумматора 4i (i=1,2,…m).

Также одновременно значение Qp с выхода четвертого регистра 8 поступает на первые входы третьих сумматоров 9j (j=1,2,…n), на второй вход которого поступает код с выхода второго регистра 3j. На сумматоре 9j вычисляется значение (Qp-wj), которое поступает на вход группы элементов задержки 10j. Элемент 10j задерживает сигнал на время надежного срабатывания сумматора 9j. На втором выходе сумматора 9j (j=1,2,…n) появляется единичный сигнал в случае, если значение (Qp-wj), (j=1,2,…n) будет положительным, и нулевой сигнал в случае, если значение (Qp-wj) будет нулевым или отрицательным. Сигнал со второго выхода сумматора 9j поступает на разрешающий вход группы элементов И 11j, на второй вход которого поступает код с выхода элемента задержки 10j . Код с выхода элемента И 11j поступает на одноименный вход пятого сумматора 12, с выхода которого код поступает на первый вход блока умножения 13.

Значение коэффициента β с выхода третьего регистра 15 поступает также на вход шестого сумматора 16, с выхода которого полученное значение (1-β) поступает на второй вход блока умножения 13, с выхода которого инверсный код поступает на третьи входы четвертых сумматоров 7j, выходы которых подсоединены к одноименным входам схемы выбора максимального кода 14.

На выходе четвертого сумматора 7i (i=1,2,…m) появляется значение .

На выходе схемы выбора максимального кода 14 появляется значение максимального кода , а на выходе 19 появляется его порядковый номер i (i=1,…,m). Схема выбора максимального кода широко известна и может быть выполнена так, как описано в [2].

Литература

1. Патент 2335016. Устройство для моделирования системы защиты вычислительной сети. Опубл. 27.09.2007.

2. Авторское свидетельство 1128249. Устройство для выделения экстремального кода. Опубл. 08.08.1984.

Устройство для моделирования процесса принятия решения, содержащее матрицу m*n первых регистров 1ij (i=1,…,m,j=1,…,n), группу из n вторых 3j регистров, группу из m первых сумматоров 4i, группу из m первых блоков умножения 6i, третий 15 и четвертый регистры 8, шестой сумматор 16, отличающееся тем, что в него введены матрица m*n вторых блоков умножения 2ij (i=1,…,m,j=1,…,n), группа из m вторых сумматоров 5i, группа из n третьих сумматоров 9, группа из m четвертых сумматоров 7i, группа из n первых элементов задержки 10j, второй элемент задержки 17, группа из n элементов И 11j, пятый сумматор 12, третий блок умножения 13, блок выбора максимального кода 14, выход каждого регистра 1ij (i=1,…,m, j=1,…,n) подсоединен к одноименному входу первого сумматора 4i, и к первому входу второго блока умножения 2ij, второй вход которого подсоединен к выходу второго 3j регистра, вход устройства 18 подсоединен к третьему входу второго блока умножения 2ij и через второй элемент задержки 17 подсоединен к первым входам первых блоков умножения 6i (i=1,…,m), выход каждого первого сумматора 4i подсоединен во второму входу первого блока умножения 6i, выход каждого второго блока умножения 2ij подсоединен к одноименным входам вторых сумматоров 5i, выход которого подсоединен к первому входу четвертого сумматора 7i, второй вход которого подсоединен к выходу одноименного первого блока умножения 6i, выход четвертого регистра 8 подсоединен к первым входам третьих сумматоров 9j, второй вход которого подсоединен к выходу одноименного второго регистра 3j, первый выход третьего сумматора 9 через первый элемент задержки 10j подсоединен к первому входу группы элементов И 11j, второй вход которой подсоединен к второму выходу сумматора 9j, выход группы элементов И 11j подсоединен к одноименному входу пятого сумматора 12, выход которого подсоединен к первому входу третьего блока умножения 13, выход третьего регистра 15 подсоединен к третьим входам первых блоков умножения 6 и к входу шестого сумматора 16, выход которого подсоединен к второму входу третьего блока умножения 13, выход которого подсоединен к третьим входам четвертых сумматоров 7i, выход каждого из которых подсоединен к одноименным входам блока выбора максимального кода 14, на выходе 20 которого появляется максимальное значение кода, а на выходе 19 - его порядковый номер.



 

Похожие патенты:

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных сред, выполняющих сжатие массивов двоичных векторов в конвейерном режиме.

Изобретение относится к вычислительной технике и предназначено для использования в высокопроизводительных вычислительных системах, в частности в системах цифровой обработки сигналов, работающих в режиме реального времени, в системах управления быстро протекающими процессами, в персональных компьютерах в качестве средства повышения их производительности, реализуемого как подсхема в составе арифметического процессора или же в составе отдельного устройства (спецпроцессора).

Изобретение относится к области радиотехники, в частности к способу передачи-приема сигнала в многопользовательской системе радиосвязи с множеством передающих и множеством приемных антенн (MIMO-OFDM).

Изобретение относится к области вычислительной техники и предназначено для моделирования задач при проектировании вычислительных систем (ВС). .

Изобретение относится к вычислительной технике, предназначено для параллельного вычисления разрядными срезами сумм парных произведений комплексных чисел и может быть использовано для решения задач цифровой обработки сигналов, решения задач спектрального анализа и гидролокации, систем автоматического управления.

Изобретение относится к области вычислительной техники, а именно к устройствам обработки числовых массивов информации, и предназначено для перестановки строк двумерного массива (матрицы), хранящейся в памяти вычислительного устройства.

Изобретение относится к вычислительной технике, а именно к устройствам обработки числовых массивов информации, предназначенным для перестановки строк и столбцов двумерного массива данных, представленного в виде матрицы.

Изобретение относится к вычислительной технике и может быть использовано в системах интеллектуального анализа данных, в том числе при обработке и анализе геолого-геофизической информации и других данных, полученных при исследовании природных или социально-экономических объектов или явлений.

Изобретение относится к области спектрального анализа и может быть использовано при классификации квазипериодических сигналов. .

Изобретение относится к вычислительной технике и предназначено для использования в высокопроизводительных вычислительных системах, в частности в системах цифровой обработки сигналов, работающих в режиме реального времени, в системах управления быстро протекающими процессами, в персональных компьютерах в качестве средства повышения их производительности, реализуемого как подсхема в составе арифметического процессора или же в составе отдельного устройства (спецпроцессора)

Изобретение относится к вычислительной технике и может быть использовано:1) в высокопроизводительных вычислительных системах, в частности в системах цифровой обработки сигналов, работающих в режиме реального времени, 2) в системах управления скоротечными процессами, 3) в качестве средства повышения производительности персональных компьютеров при решении задач, связанных с упрощением вида матриц систем линейных уравнений (алгебраических и дифференциальных), реализуемого как подсхема в составе арифметического процессора или же в составе отдельного устройства (спецпроцессора)

Изобретение относится к области управления и может быть использовано для оптимизации эксплуатационных расходов при работе автоматизированных систем управления различными реальными процессами, систем поддержки принятия решений, моделирования реальных объектов

Изобретение относится к устройствам принятия решения в условиях неопределенности. Техническим результатом является расширение функциональных возможностей устройства за счет обеспечения возможности ранжирования вариантов принятия решения. Устройство содержит сумматоры 11i (i=1,…,m), первый элемент задержки 12, второй элемент задержки 13, третий элемент задержки 14, блок выбора максимального кода (БВМК) 15, матрицу из m*n блоков умножения 8ij, стековую память 16, входные триггеры 10i, (i=1,…,m), элемент И 9ij (i=1,…,m, j=1,…,n), блоки умножения 8ij (i=1,…,m, j=1,…,n), вторые регистры 6j (j=1,…,n), третьи регистры 7ij (i=1,…,m, j=1,…,n), первый элемент И 2, элемент задержки 12, второй элемент задержки 13, сумматоры 11i (i=1,…,m), элементы И 9ij (i=1,…,m, j=1,…,n), стековую память 16, элемент И 17, схему сравнения 5. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для создания арифметического ускорителя для решения больших систем линейных уравнений. Техническим результатом является уменьшение числа арифметических операций. Способ содержит этапы, на которых: производят доступ к блоку общей памяти одного или более третичных или четвертичных процессоров, выбранных из произвольного множества разнородных процессоров, выявляют свободный первичный процессор, разделяют промежуточный результат на группы, производят индексирование и записывают значения промежуточного результата в каждой группе в блок общей памяти, выявляют свободный третичный процессор и производят ранжирование индексов и по одному из трех последовательных индексов, выбранных из множества индексов, производят быстрое дискретное преобразование Фурье, записывают результаты преобразования в блок общей памяти, выявляют свободный четвертичный процессор, рассматривают значения элементов матрицы для первого индекса последовательно, производят быстрые дискретные преобразования Фурье по двум другим индексам, умножают почленно получившиеся значения по этим двум индексам на Фурье преобразования теплицевой матрицы для этих индексов, производят обратное быстрое дискретное преобразование Фурье по этим двум индексам, результаты преобразований записывают в локальную память четвертичного процессора, производят обратное быстрое дискретное преобразование Фурье по первому индексу, записывают результат в общую память. 1 ил.
Изобретение относится к вычислительной технике. Технический результат заключается в упрощении определения пределов защиты при помощи полной экстраполяции пределов защиты. Способ для определения для будущего момента времени пределов защиты, связанных с навигационными параметрами носителя, в котором оценивают навигационные параметры носителя в настоящий момент времени, формируют статистическую модель ошибок оценки навигационных параметров носителя в настоящий момент времени в виде ковариационной матрицы, экстраполируют статистическую модель ошибок оценки на будущий момент времени, вычисляют предел защиты для будущего момента времени на основе экстраполированной статистической модели, причем для экстраполяции статистической модели ошибок оценки используют применение постоянной положительной матрицы перехода к вектору среднеквадратичных отклонений, сформированному из квадратных корней диагональных элементов ковариационной матрицы с целью распространения на будущий момент времени среднеквадратичных отклонений навигационных параметров, полученных в настоящий момент времени, при этом указанное распространение является независимым от предыдущей динамики носителя. 2 н. и 9 з.п. ф-лы, 5 ил.

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных специализированных вычислительных машинах и устройствах обработки сигналов для обращения ковариационных матриц помеховых сигналов. Техническим результатом является увеличение быстродействия за счёт учёта эрмитовых свойств ковариационной матрицы помеховых сигналов. Устройство содержит девять вычислительных модулей, два блока хранения коэффициентов и генератор тактовых импульсов. 2 ил.

Изобретение относится к методам цифровых вычислений, предназначенных для специфических функций, а именно к комплексным математическим операциям для матричных или векторных вычислений. Согласно способу сигналы, поступающие с выходов N-элементной антенной системы, оцифровывают в N аналого-цифровых преобразователях, обрабатывают в цифровом вычислителе, где формируют ковариационную матрицу, раскладывают ее на собственные векторы и собственные значения. Далее N сигналов, свободных от J мощных некоррелированных помех, при условии N>J, передают на входы устройств, предназначенных для извлечения полезной информации. Технический результат заключается в удалении помеховой составляющей из каждого приемного канала используемого устройства, обеспечивая сохранение полезной информации в каждом канале. 3 ил.
Наверх