Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода


 


Владельцы патента RU 2485683:

Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" (RU)

Изобретение относится к системам передачи дискретной информации и может быть использовано в системах помехоустойчивой защиты информации. Техническим результатом является повышение достоверности приема информации в каналах с высоким уровнем помех. Устройство содержит коррекционное устройство, схему определения качества бита, демодулятор, схему определения качества символов и выбора наименее достоверных символов, схему кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, схему формирования векторов ошибок для наименее достоверных символов, блок сумматоров по модулю два, блок декодеров кода БЧХ, схему определения наименьшего веса, контроллер декодера кода PC. 1 ил.

 

Изобретение относится к системам передачи дискретной информации и может быть использовано в системах помехоустойчивой защиты информации.

При разработке декодирующих устройств актуальной задачей является повышение достоверности принимаемой информации в каналах связи с высоким уровнем помех.

Применение мягких решений при декодировании помехоустойчивого кода дает дополнительную информацию для увеличения достоверности принимаемой информации.

В основе мягкого декодирования лежат два оптимальных правила. Одно из них состоит в выборе кодового слова с минимальным расстоянием до принятой последовательности. Это правило минимальной вероятности ошибки в последовательности, и реализующий его декодер является декодером максимального правдоподобия.

Другое правило состоит в декодировании каждого символа кодового слова с минимизацией средней вероятности ошибки символа.

Каждое из правил может быть точно реализовано только для очень коротких кодов. В настоящее время методы мягкого декодирования более длинных кодов представляют собой попытки аппроксимировать одно из вышеприведенных правил.

Известно устройство декодирования с мягкими решениями (прототип), содержащее схему выбора наименее достоверного символа и схему вычисления синдрома, выходы которых образуют адрес для схемы поиска по таблице, с выхода которой вектор наиболее вероятных ошибок поступает на один из входов сумматора, на другой вход сумматора поступает вектор кодового слова после жесткого решения для каждого символа, на выходе сумматора формируется кодовое слово с минимальным кодовым расстоянием к принятой последовательности [Дж.Кларк, Дж.Кейн. Кодирование с исправлением ошибок в системах цифровой связи. Москва, «Радио и связь» 1987, стр.162-165, рис.4.10].

Такое устройство обладает недостаточным быстродействием, так как требует последовательного итерационного процесса при вычислении кодового слова, ближайшего к принятой последовательности.

Аналогичным недостатком обладает схема, реализующая алгоритм Чейза, Тип II [Р.Морелос-Сарагоса. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение. Москва, Техносфера, 2006, стр.212-213, рис.76].

Цель изобретения - повышение быстродействия устройства декодирования, а также повышение достоверности принимаемой информации.

Для достижения цели предложено устройство декодирования с мягкими решениями для двухступенчатого каскадного кода, содержащее коррекционное устройство, вход INF которого является информационным входом и вход С которого является тактовым входом устройства, один из выходов коррекционного устройства соединен с входом схемы определения качества бита, другой выход коррекционного устройства соединен с входом демодулятора, один из выходов демодулятора соединен с одним из входов схемы определения качества символов и выбора наименее достоверных символов, другой вход которой соединен с выходом схемы определения качества бита, выход схемы определения качества символов и выбора наименее достоверных символов соединен с одним из входов схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, другой вход которой соединен с выходом демодулятора, выходы Q1QU, CBCH, SR схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями соединены с входами схемы формирования векторов ошибок для наименее достоверных символов, выход схемы формирования векторов ошибок для наименее достоверных символов соединен с одним из входов блока сумматоров по модулю два, а другой вход блока сумматоров по модулю два соединен с выходом DBCH схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, а выходы блока сумматоров по модулю два соединены с входами D1-D8 блока декодеров кода Боуза-Чоудхури-Хоквингема (БЧХ), который содержит восемь декодеров кода БЧХ, другие входы CBCH, SR, EWR, WRRG блока декодеров кода БЧХ соединены шиной BUS CL с выходами схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, выходы WBCH0-WBCH8 декодеров кода БЧХ соединены с входами схемы определения наименьшего веса, вход качества символов Q0QU которой соединен с выходом схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, выходы для управляющих сигналов СВСН и WRRG которой соединены по шине BUS CL с входами схемы определения наименьшего веса, а выходы разрешения E1-E8 которой соединены с входами блока декодеров кода БЧХ, выходы WZBCH1-WZBCH8 и OZER1-OZER8 которого соединены с входами IN Ports контроллера декодера кода PC, входы прерываний INT1, INT2, INT3 которого по шине BUS CL соединены с выходами для сигналов MO и SR схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, выходы d0-d4 которой соединены с входами контроллера декодера кода Рида-Соломона (PC), выход которого OUT Ports является информационным выходом устройства.

Новым является то, что в устройство для повышения его быстродействия и достоверности принимаемой информации введены схема кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, схема формирования векторов ошибок для наименее достоверных символов, блок сумматоров по модулю два, блок декодеров кода БЧХ, схема определения наименьшего веса и контроллер декодера кода PC, которые обеспечивают использование мягких решений, а также параллельную и конвейерную обработку для вычислений.

На чертеже приведена структурная схема предлагаемого устройства.

Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода содержит коррекционное устройство 1, схему определения качества бита 2, схему определения качества символов и выбора наименее достоверных символов 3, демодулятор 4, схему кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями 5, схему формирования векторов ошибок для наименее достоверных символов 6, блок сумматоров по модулю два 7, блок декодеров кода БЧХ 8, состоящий из восьми декодеров БЧХ 9, 10, 11, схему определения наименьшего веса 12, контроллер декодера кода PC 13.

Устройство работает следующим образом.

На передающей стороне в качестве выходной информации формируется последовательность c1⊕c2i⊕c3n, представляющая собой поразрядную сумму по модулю два трех последовательностей: последовательности внутренних двоичных кодов каскадного кода c1, синхронизирующей двоичной последовательности c2i=c21c22c23…c2n и последовательности c3n=c3c3c3…c3, нарушающей циклические свойства исходного кода и состоящей из повторяющихся циклических последовательностей, где n - число слов кода БЧХ.

Для получения последовательности c1 на передающей стороне исходная информация объемом k m-ичных (m>1) символов кодируется m-ичным помехоустойчивым кодом, например m-ичным помехоустойчивым кодом PC. Код PC является внешним кодом или кодом первой ступени помехоустойчивого каскадного кода.

В результате такого кодирования исходной информации получают блок из слов кода PC (n, k), информационная длина которого k и равна слову PC, а блоковая - n символов.

Далее блок информации, состоящий из слов PC, кодируется двоичным кодом, например двоичным кодом БЧХ с проверочным многочленом h1(x). Код БЧХ является внутренним кодом или кодом второй ступени помехоустойчивого каскадного кода. Слово кода БЧХ имеет следующие параметры: n1 - блоковая длина кода, k1 - информационная длина кода. В результате кодирования блока из слов PC кодом БЧХ получают блок из n двоичных слов кода БЧХ (n1, k1), представляющих собой последовательность c1.

Далее слова кода БЧХ суммируются по модулю два с синхронизирующей последовательностью c2i. В качестве синхронизирующей последовательности выбирают двоичный код с блоковой длиной n1 и информационной длиной k2, например код Рида-Маллера (РМ) первого порядка (последовательность максимального периода) с проверочным многочленом h2(x). Информационная длина k2 кода РМ соответствует двоичной записи номеров слов БЧХ. Между номерами слов БЧХ в каскадном коде и информационной частью синхронизирующей последовательности устанавливается взаимно однозначное соответствие. Первое слово БЧХ суммируется по модулю два с последовательностью, полученной в результате кодирования двоичной записи первого номера слова БЧХ кодом РМ, второе слово БЧХ суммируется по модулю два с последовательностью, полученной в результате кодирования двоичной записи второго номера слова БЧХ кодом РМ и так далее. Такая операция суммирования выполняется со всеми словами кода БЧХ.

Если проверочные многочлены h1(x) и h2(x) суммируемых кодов БЧХ и РМ взаимно просты и являются делителями двучлена xn1+1, в результате суммирования будет получено n слов циклического кода БЧХ с длиной n1 и информационной длиной k1+k2. Этот код будет корректировать ошибки, число которых

е≤r/log2(n1+1),

где r=n1-k1-k2 - число проверочных символов кода.

Третья последовательность c3, с которой суммируются слова БЧХ, будет постоянной последовательностью длиной n1 бит для всех слов. Такой последовательностью может быть любая последовательность, не являющаяся кодовым словом кода БЧХ, например последовательность 10000…000.

В реальных каналах возможны помехи, которые можно рассматривать как последовательность c4, наличие единиц в которой соответствует размещению ошибок в словах. Для безошибочных слов последовательность c4 содержит только нули.

Информация в виде последовательности с1⊕c2i⊕c3n⊕c4, сформированной из четырех последовательностей и, при необходимости, модулированная, поступает на информационный вход устройства в коррекционное устройство 1. Коррекционное устройство 1 предназначено для синхронизации битов информации с частотой приема и восстановления формы этих битов при возможных искажениях.

Вариант коррекционного устройства со структурной схемой и описанием функционирования приведен в источнике [В.И.Шляпобергский. Основы техники передачи дискретных сообщений. М.: «Связь», 1973, с.275, рис.5.15].

Коррекционное устройство с помощью интеграторов восстанавливает исходную форму цифровых битов и сопровождает каждый бит стробом.

Схема определения качества бита 2 с помощью интегратора регистрирует значения метрик бита. Обоснование выбора значений метрик приведено в работе [И.А.Ромачева, С.А.Трушин. Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода. // Труды IX Российской научно-технической конференции «Новые информационные технологии в системах связи и управления». Калуга, 2010. С.353-369]. С выхода схемы определения качества бита 2 сигналы поступают на один из входов схемы определения качества символов и выбора наименее достоверных символов 3, а на другой вход этой схемы с выхода демодулятора приходит строб границы для каждого символа. При модуляции сигнала, например, для стыка С1-ФЛ ГОСТ 27232-87, каждый символ имеет длительность двух бит, поэтому вероятность ошибки в них можно считать суммой двух метрик.

Таблица метрик наименее достоверных символов и вариант схемы определения качества символов и выбора наименее достоверных символов приведены в работе [И.А.Ромачева, С.А.Трушин. Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода. // Труды IX Российской научно-технической конференции «Новые информационные технологии в системах связи и управления». Калуга, 2010. С.353-369].

Сумматор определяет значение метрики символа, соответствующей двум битам, а дешифраторы - наличие хотя бы одного бита с метриками 0 или 1. По стробу с выхода демодулятора фиксируется результат суммирования метрик для каждого символа, а также присутствие или отсутствие признака наименее достоверного символа. С информационного выхода демодулятора 4 и с выхода схемы определения качества символов и выбора наименее достоверных символов 3 цифровые сигналы, соответствующие символам и их метрикам, поступают в схему кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями 5, которая предназначена для определения границ блоков информации.

Описание схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями приведено в заявке [Устройство кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями. Заявка №2011107040, приоритет 24.02.2011 г.].

Последовательность символов и их качество записываются в накопитель информации. Структурная схема накопителя информации приведена на рис.3 в работе [И.А.Ромачева, С.А.Трушин. Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода. // Труды IX Российской научно-технической конференции «Новые информационные технологии в системах связи и управления» Калуга, 2010. С.353-369].

Для снятия в словах БЧХ последовательностей c2i и c3n в эту схему введены сумматоры и регистры с полиномами X5+X2+1 и X5+X4+X2+Х+1, а для фиксирования номеров этих слов d0-d4 используется регистр хранения номеров. В накопителе информации последовательность записывается в одно из двух ОЗУ, пока не будет определен конец блока информации, после чего схема управления накопителя начнет запись последующей информации в другое ОЗУ, а из предыдущего ОЗУ начнет считывание информации для дальнейших операций по ее обработке и декодированию. Использование накопителя информации, содержащего два ОЗУ, позволяет применить конвейерный способ обработки информации, обеспечив одновременную запись и считывание информации из накопителя информации, что повышает быстродействие устройства. С выхода сумматора информация в виде последовательности c1⊕c4 через выход DBCH схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями 5 поступает на один из входов блока сумматоров по модулю два 7, а на другой его вход приходят векторы ошибок с выхода схемы формирования векторов ошибок для наименее достоверных символов 6.

Вариант схемы формирования векторов ошибок для наименее достоверных символов и описание ее функционирования приведены в работе [И.А.Ромачева, Третьяков А.В, С.А.Трушин. Устройство синхронизации с мягкими решениями. // Труды IX Российской научно-технической конференции «Новые информационные технологии в системах связи и управления». Калуга, 2010. С.328-338, рис.2].

С выходов блока сумматоров по модулю два 7 информация с мягкими решениями поступает на входы D1-D8 блока декодеров кода БЧХ 8, который содержит восемь одинаковых декодеров БЧХ 9, 10, 11, работающих параллельно.

Вариант схемы декодера БЧХ и описание его функционирования приведены в работе [И.А.Ромачева, С.А.Трушин. Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода. // Труды IX Российской научно-технической конференции «Новые информационные технологии в системах связи и управления». Калуга, 2010. С.353-369, рис.4].

Декодер БЧХ исправляет независимые ошибки до трех штук и пачки ошибок до семи штук в словах, порожденных полиномом

g(X)=X16+X1211+X10+X9+X8+X6+X43+X2+Х+1.

Процедура декодирования слов БЧХ предполагает циклические сдвиги принятой информации и для каждого сдвига вычисление весов Wi(x) между синдромом Si(x) и покрывающими комбинациями Qi(x). Если при полном циклическом сдвиге на каком-либо шаге выполняется неравенство

Wi(x)=Si(x)-Qi(x)≤(d-1)/2,

где d - минимальное кодовое расстояние слов БЧХ, то для соответствующего шага i делается исправление и код считается декодированным. Если неравенство не выполняется, это означает, что обнаружена некорректируемая ошибка. В качестве покрывающих комбинаций применяются следующие:

Q131151110987532+α+1,

Q223118653+1.

Исправление ошибок проводится инвертированием соответствующих бит промежуточного регистра в момент срабатывания дешифратора и при завершении цикла записью результата декодирования в выходной регистр. Декодированные слова БЧХ WBCH1-WBCH8 с их метриками Q0QU поступают на входы схемы определения наименьшего веса. Для определения декодированных слов БЧХ с наименьшим весом от исходного слова WBCH0 сначала определяются те позиции, на которых их символы имеют противоположные значения относительно символов исходного слова WBCH0. Значения символов при коррекции изменяются на противоположные, что эквивалентно сумме метрики этого символа и максимального значения метрики. Очевидно, что чем больше значение метрики изменяемого символа, то тем больше расстояние откорректированного символа от исходного символа. Сложнее схемотехнически выбирать слово с минимальным расстоянием от исходного принятого слова, чем выбирать слово с максимальным расстоянием от исходного принятого слова, для чего достаточно, чтобы старшие разряды суммы чисел метрики декодированного слова были больше старших разрядов суммы чисел метрики исходного слова. Поэтому исходные метрики заменены на модифицированные метрики, равные разности максимального значения метрик и исходной метрики, для которых слово с минимальным расстоянием от исходного слова выбирается по максимальной сумме этих модифицированных метрик.

В предлагаемом устройстве при мягких решениях во время декодирования возможна коррекция шести символов, что соответствует максимальной сумме их метрик, равной 26+25.

Структурная схема определения наименьшего веса и ее составные части - схема для определения метрик 31-разрядного слова БЧХ, фрагмент схемы для выбора оптимального декодированного слова БЧХ, схема приоритетов, и их описание функционирования для варианта предлагаемого устройства приведены в работе [И.А.Ромачева, С.А.Трушин. Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода. // Труды IX Российской научно-технической конференции «Новые информационные технологии в системах связи и управления». Калуга, 2010. С.353-369, рис.5, 6, 7, 8, 9].

Сигналы разрешения Е1-Е8 с выходов схемы определения наименьшего веса 12 подключают выходы блока декодеров кода БЧХ 8, на которых декодированное слово БЧХ WZBCH1-WZBCH8 с минимальным расстоянием от исходного слова, к шине OZER, WZBCH. Контроллер декодера PC по сигналу SR считывает по входам IN Ports слово БЧХ и информацию о качестве слова БЧХ, а по входам d0-d4 считывает значение номера этого слова БЧХ. В качестве контроллера можно, например, применить микроконтроллер типа Atmega 128, структурная схема которого приведена в источнике [Евстифеев А.В. Микроконтроллер AVR семейства Mega. Руководство пользователя. - М.: Издательский дом «Додека - XXI», 2007, с.92, рис.2.2]. Сигнал МО определяет начало и окончание процедуры декодирования кода БЧХ, а также начало процедуры декодирования кода PC. При декодировании кода PC с исправлением ошибок и стираний можно использовать все принятые слова кода БЧХ по процедуре Месси [Галлагер Р. Теория информации и надежная связь. США, 1968 г. Пер. с англ. под ред. М.С.Пинкера и Б.С.Цыбакова, М.: «Советское радио», 1974 г., с.263-276, рис.6.7.4].

Однако для снижения сложности декодирования можно использовать только наиболее достоверные слова кода БЧХ, поскольку в укороченном коде исправляется меньшее число ошибок. С другой стороны, помехоустойчивость такого алгоритма декодирования высокая, потому что используются только наиболее достоверные символы, в которых меньше ошибок. Полная процедура сортировки для мягких решений практически нецелесообразна из-за ее сложности. В упрощенной процедуре сортировки можно сделать следующий отбор по качеству:

0 - безошибочные слова без мягких решений;

1 - безошибочные слова с одним недостоверным символом;

2 - слова с одной ошибкой без мягких решений;

3 - безошибочные слова с двумя недостоверными символами;

4 - слово с одной ошибкой и одним недостоверным символом;

5 - слова с двумя ошибками без мягких решений;

6 - безошибочные слова с тремя недостоверными символами;

7 - слово с одной ошибкой и двумя недостоверными символами;

8 - слово с двумя ошибками и одним недостоверным символом;

9 - слова с тремя ошибками без мягких решений;

10 - слово с одной ошибкой и тремя недостоверными символами;

11 - слово с двумя ошибками и двумя недостоверными символами;

12 - слово с тремя ошибками и одним недостоверным символом;

13 - пачки с четырьмя ошибками без мягких решений;

14 - слово с двумя ошибками и тремя недостоверными символами;

15 - слово с тремя ошибками и двумя недостоверными символами;

16 - пачки с пятью ошибками без мягких решений;

17 - слово с тремя ошибками и тремя недостоверными символами;

18 - пачки с шестью ошибками;

19 - пачки с семью ошибками;

20 - неисправимые ошибки.

После завершения сортировки проводится окончательная процедура декодирования кода PC, например, по схеме, приведенной в источнике [патент РФ на полезную модель №43420, МПК7 H03M 13/05. Квашенников В.В. Декодирующее устройство кода Рида-Соломона. Приор. 12.08.2004, опубл. 10.01.2005].

По сравнению с прототипом, в котором для упрощения схемотехнического решения для вычислений применяются медленные итерационные процедуры, новым является то, что в предлагаемом устройстве для повышения его быстродействия и достоверности принимаемой информации введены схема кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, схема формирования векторов ошибок для наименее достоверных символов, блок сумматоров по модулю два, блок декодеров кода БЧХ, схема определения наименьшего веса и контроллер декодера кода PC, которые при использовании мягких решений обеспечивают параллельную и конвейерную обработку для вычислений и соответствуют технологическим требованиям для реализации на современной микроэлектронике, например, по технологии система на кристалле.

Достигаемым техническим результатом предлагаемого устройства декодирования является повышение быстродействия устройства, а также повышение достоверности принимаемой информации в каналах с высоким уровнем помех.

Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода, содержащее коррекционное устройство, вход INF которого является информационным входом устройства, а вход C которого является тактовым входом устройства, один из выходов коррекционного устройства соединен с входом схемы определения качества бита, другой выход коррекционного устройства соединен с входом демодулятора, один из выходов демодулятора соединен с одним из входов схемы определения качества символов и выбора наименее достоверных символов, другой вход которой соединен с выходом схемы определения качества бита, отличающееся тем, что в устройство введены схема кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, схема формирования векторов ошибок для наименее достоверных символов, блок сумматоров по модулю два, блок декодеров кода Боуза-Чоудхури-Хоквингема (БЧХ), схема определения наименьшего веса, схема контроллера Рида-Соломона (PC), при этом выход схемы определения качества символов и выбора наименее достоверных символов соединен с одним из входов схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, другой вход которой соединен с выходом демодулятора, выходы Q1QU, CDCH, SR схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями соединены с входами схемы формирования векторов ошибок для наименее достоверных символов, выход схемы формирования векторов ошибок для наименее достоверных символов соединен с одним из входов блока сумматоров по модулю два, а другой вход блока сумматоров по модулю два соединен с выходом DBCH схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, а выходы блока сумматоров по модулю два соединены с входами D1-D8 блока декодеров кода БЧХ, который содержит восемь декодеров кода БЧХ, другие входы блока декодеров кода БЧХ соединены шиной BUS CL с выходами схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, выходы WBCH0-WBCH8 декодеров кода БЧХ соединены с входами схемы определения наименьшего веса, вход качества символов Q0QU которой соединен с выходом схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, выходы для управляющих сигналов СВСН и WRRG которой соединены по шине BUS CL с входами схемы определения наименьшего веса, а выходы разрешения E1-E8 которой соединены с входами блока декодеров кода БЧХ, выходы WZBCH1-WZBCH8 и OZER1-OZER8 которого соединены с входами IN Ports контроллера декодера кода PC, входы прерываний INT1, INT2, INT3 которого по шине BUS CL соединены с выходами для сигналов MO и SR схемы кодовой цикловой синхронизации с интегрированными мягкими и жесткими решениями, выходы d0-d4 которой соединены с входами контроллера декодера кода PC, выход которого OUT Ports является информационным выходом устройства.



 

Похожие патенты:

Изобретение относится к устройству мягкого решения и способу получения значения мягкого решения в качестве значения, приблизительно выражающего вероятность в качестве наиболее близкой фактической вероятности посредством простой обработки.

Изобретение относится к технике связи и может использоваться в системах передачи дискретной информации. .

Изобретение относится к системам телекоммуникаций и вычислительной технике и может найти применение в устройствах приема информации из канала передачи или воспроизведения информации с высоким уровнем ошибок.

Изобретение относится к технике связи и может быть использовано при проектировании новых и модернизации существующих систем передачи дискретной информации. .

Изобретение относится к области радиосвязи, в частности к устройствам и способам определения логарифмического отношения правдоподобия (LLR) для турбокодов и метрики ветвления для сверточных кодов при использовании предварительного кодирования.

Изобретение относится к устройству и способу турбодекодирования в системе связи. .

Изобретение относится к устройству и способу опережающей коррекции ошибок для уменьшения коэффициентов битовых ошибок и коэффициентов кадровых ошибок, используя турбодекодирование в системе связи.

Изобретение относится к системам приема/передачи сигнала. .

Изобретение относится к технике передачи данных и может использоваться в системах с решающей обратной связью для приема информации, закодированной циклическим кодом, допускающим мажоритарную процедуру декодирования.

Изобретение относится к области связи и может быть использовано в устройствах передачи дискретной информации в линиях связи с помехами. .

Изобретение относится к области техники связи и может быть использовано в системах передачи данных, системах телеизмерения, телеуправления, в радиопередающей аппаратуре малых космических аппаратов и телеметрии дальнего космоса.

Изобретение относится к области техники связи, в частности к системам передачи данных для декодирования циклических помехоустойчивых кодов без предварительного фазирования.

Изобретение относится к области техники связи, в частности к системам передачи данных, а также к системам телеизмерений и телеуправления. .

Изобретение относится к области техники связи, в частности к системам телеизмерения и телеуправления для передачи информации без предварительного фазирования. .

Изобретение относится к области техники связи и может быть использовано в системах передачи данных, системах телеизмерения и телеуправления. .

Изобретение относится к кодеру/декодеру в системе радиосвязи, более конкретно к устройству для кодирования/декодирования линейных блочных кодов посредством анализа последовательных каскадных кодов.

Изобретение относится к вычислительной технике. .

Изобретение относится к области электросвязи и может быть использовано для построения систем радиосвязи. Технический результат - исключение увеличения информационной скорости цифрового канала радиосвязи. Способ помехоустойчивого преобразования речевых сигналов в цифровой системе радиосвязи путем изменения их в цифровой вид с помощью дельта-модуляции характеризуется тем, что цифровое значение ei очередного i-го отсчета речи определяется разностью между отсчетом входного сигнала xi и формируемой аппроксимацией этого отсчета yi, выраженной заданной зависимостью, и последующим избыточным кодированием цифровой информации помехоустойчивым циклическим или сверточным кодом, при этом для повышения помехоустойчивости цифрового сигнала используется последовательность сверточного кода, осуществляют кодирование одновременно пары отсчетов xi,1 и xi,2 , что позволяет сохранить информационную скорость канала связи, равную скорости аналого-цифрового преобразования речевого сигнала. 3 ил.

Группа изобретений относится к области техники связи, в частности к системам передачи информации, в которых для ее защиты от искажений в канале связи применяются циклические коды. Техническим результатом является многократное повышение быстродействия декодирования циклического кода. Устройство содержит блок вычисления синдрома и вектора-указателя, блок формирования вектора коррекции, блок формирования начальных элементов векторов ошибок, блок вычисления текущего синдрома и текущего вектора-указателя, блок завершения формирования вектора коррекции, блок формирования элементов продолжения векторов ошибок, блок коррекции, блок выделения систематической части кодового слова, оперативное запоминающее устройство. 2 н. и 2 з.п. ф-лы., 1 ил.

Изобретение относится к области цифровой обработки информации и может быть использовано для помехоустойчивого кодирования данных с переменной корректирующей способностью в различных системах передачи или приема, а также хранения данных. Техническим результатом является создание параллельного реконфигурируемого кодера БЧХ (Боуза - Чоудхури - Хоквингема) кодов, который позволяет кодировать под различные характеристики кодов БЧХ в процессе работы, позволяет настраивать корректирующую способность в зависимости от предназначения, а также позволяет обрабатывать данные, поступающие в кодер параллельно, с шины данных, и соответственно выдавать контрольные биты информации тоже в параллельном виде. Устройство содержит настраиваемые регистры, выполненные с возможностью хранения и выдачи коэффициентов порождающего полинома, сдвиговые регистры, выполненные с возможностью хранения и выдачи контрольных бит, и по меньшей мере две стадии, каждая из которых содержит сумматоры в поле Галуа и элементы «И». 1 табл., 4 ил.

Изобретение относится к системам телекоммуникации и вычислительной техники и может найти применение в устройствах приема информации из канала передачи или воспроизведения информации с высоким уровнем ошибок. Техническим результатом является повышение эффективности исправления ошибок за счет исправления двух дополнительных ошибок за границей половины минимального расстояния с использованием мягких решений. Устройство содержит буферную память данных, блок вычисления синдромов, процессор Галуа, блок дискретного преобразования Фурье, блок поиска позиций ошибок, блок сортировки позиций символов, блок вычисления значений ошибок, первый сумматор элементов поля Галуа. 10 ил.
Наверх