Мажоритарный блок элементов "два из трех"

Авторы патента:

Кулешов Сергей Михайлович (RU)

Олейников Борис Иванович (RU)

Допира Павел Валентинович (RU)

Попков Алексей Александрович (RU)

Слоботчиков Олег Николаевич (RU)

Титов Виктор Алексеевич (RU)

H03K19/23 - мажоритарные или миноритарные схемы, т.е. в которых состояние выходного сигнала соответствует состоянию большинства или меньшинства входных сигналов соответственно

G06F7/57 - Способы и устройства для обработки данных с воздействием на порядок их расположения или на содержание обрабатываемых данных (логические схемы H03K 19/00)

Владельцы патента RU 2711726:

Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" (RU)

Изобретение относится к автоматике и вычислительной техники. Технический результат заключается в обеспечении идентификации часто сбоящего или вышедшего из строя канала при реализации им мажоритарной функции в адаптивных вычислительных системах. Устройство содержит элементы И 1 – И 9, элементы ИЛИ 10 – ИЛИ 13, три счетчика, регистр, три схемы сравнения. 1 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности функционирования.

Наиболее близким по технической сущности является мажоритарный блок элементов «5 и более из 9» [1].

Недостатком данного устройства является невозможность идентификации часто сбоящего или вышедшего из строя канала при реализации им мажоритарной функции в адаптивных вычислительных системах.

Задача изобретения - создать устройство, обеспечивающее идентификацию часто сбоящего или вышедшего из строя канала при реализации им мажоритарной функции в адаптивных вычислительных системах.

Это решение достигается тем, что в мажоритарный блок, содержащий три элемента И 1, И 2, И 3, первый элемент ИЛИ 10, входы 22 и 24 блока подсоединены к первым двум входам первого элемента И 1, выход которого подсоединен к первому входу первого элемента ИЛИ 10, входы 24 и 26 блока подсоединены к первым двум входам второго элемента И 2, выход которого подсоединен к второму входу первого элемента ИЛИ 10, входы 22 и 26 блока подсоединены к первым двум входам третьего элемента И 3, выход которого подсоединен к третьему входу первого элемента ИЛИ 10, выход которого является первым выходом 29 блока, отличающееся тем, что в него дополнительно включены - четвертый элемент И 4, пятый элемент И 5, шестой элемент И 6, седьмой элемент И 7, восьмой элемент И 8, девятый элемент И 9, второй элемент ИЛИ 11, третий элемент ИЛИ 12, четвертый элемент ИЛИ 13, первый счетчик 14, второй счетчик 15 и третий счетчик 16, регистр 17, первая схема сравнения 18, вторая схема сравнения 19 и третья схема сравнения 20, элемент задержки 21, входы 23, 24 и 26 блока подсоединены к первым трем входам четвертого элемента И 4, выход которого подсоединен к первому входу второго элемента ИЛИ 11, входы 22, 25 и 27 блока подсоединены к первым трем входам пятого элемента И 5, выход которого подсоединен к второму входу второго элемента ИЛИ 11, выход которого подсоединен к входу первого счетчика 14, входы 23, 24 и 27 блока подсоединены к первым трем входам шестого элемента И 6, выход которого подсоединен к первому входу третьего элемента ИЛИ 12, входы 22, 25 и 26 блока подсоединены к первым трем входам седьмого элемента И 7, выход которого подсоединен к второму входу третьего элемента ИЛИ 12, выход которого подсоединен к входу второго счетчика 15, входы 23, 25 и 26 блока подсоединены к первым трем входам восьмого элемента И 8, выход которого подсоединен к первому входу четвертого элемента ИЛИ 13, входы 22, 24 и 27 блока подсоединены к первым трем входам девятого элемента И 9, выход которого подсоединен к второму входу четвертого элемента ИЛИ 13, выход которого подсоединен к входу третьего счетчика 16, вход 28 блока подсоединен к третьим входам элементов И1, И2, И3, к четвертым входам элементов И4, И5, И6, И7, И8, И9, выход регистра 17 подсоединен к первым входам первой 18, второй 19 и третьей 20 схем сравнения, выход первого счетчика 14 подсоединен к второму входу первой схемы сравнения 18, выход которой является вторым выходом 30 блока, выход второго счетчика 15 подсоединен к второму входу второй схемы сравнения 19, выход которой является третьим выходом 31 блока, выход третьего счетчика 16 подсоединен к второму входу третьей схемы сравнения 20, выход которой является четвертым выходом 32 блока, вход элемента задержки 21 подсоединен к входу 28 блока, а выход -к третьим входам схем сравнения 18, 19 и 20.

Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.

Сущность изобретения поясняется чертежом. На фиг. 1 представлено схематичное изображение предлагаемого блока.

Блок содержит элементы И 1 - И 9, элементы ИЛИ 10 - ИЛИ 13, счетчики 14, 15 и 16, регистр 17, схемы сравнения 18, 19 и 20, входы 21-27, выходы 28-31 устройства. На регистре 17 хранится код допустимого числа сбоев в работе канала в мажоритируемой вычислительной системе.

Во время работы устройства на его входы 21, 23 и 25 поступает произвольная последовательность двоичных символов «1» и «0» значений X₁, Х₂ и Х₃ соответственно, а на входы 22, 24 и 26 устройства поступает произвольная последовательность двоичных символов «1» и «0» инверсных значений , и соответственно. На вход 27 устройства поступает последовательность тактирующих импульсов.

Таблица истинности работы устройства

На выходе устройства 28 появляется сигнал значения F_M в соответствии с приведенной таблицей истинности

F_M=X₂X₃∨X₁X₃∨X₁X₂

На выходе элемента ИЛИ 11 появляется сигнал значения

На выходе элемента ИЛИ 12 появляется сигнал значения F₂,

На выходе элемента ИЛИ 13 появляется сигнал значения F₃ в соответствии с приведенной таблицей истинности

При достижении счетчиком 14, 15 или 16 значения, хранящимся на регистре 17, на выходе соответствующей схемы сравнения 18, 19 или 20 появляется единичный сигнал тревоги.

Таким образом, мажоритарный блок элементов «два из трех» обеспечивает определение часто сбоящего или вышедшего из строя канала при функционировании высоконадежных вычислительных систем с мажоритированием.

Литература

1. SU №2665226, 2018.

Мажоритарный блок «два из трех», содержащий три элемента И 1, И 2, И 3, первый элемент ИЛИ 10, входы 22 и 24 блока подсоединены к первым двум входам первого элемента И 1, выход которого подсоединен к первому входу первого элемента ИЛИ 10, входы 24 и 26 блока подсоединены к первым двум входам второго элемента И 2, выход которого подсоединен к второму входу первого элемента ИЛИ 10, входы 22 и 26 блока подсоединены к первым двум входам третьего элемента И 3, выход которого подсоединен к третьему входу первого элемента ИЛИ 10, выход которого является первым выходом 29 блока, отличающийся тем, что в него дополнительно включены четвертый элемент И 4, пятый элемент И 5, шестой элемент И 6, седьмой элемент И 7, восьмой элемент И 8, девятый элемент И 9, второй элемент ИЛИ 11, третий элемент ИЛИ 12, четвертый элемент ИЛИ 13, первый счетчик 14, второй счетчик 15 и третий счетчик 16, регистр 17, первая схема сравнения 18, вторая схема сравнения 19 и третья схема сравнения 20, элемент задержки 21, входы 23, 24 и 26 блока подсоединены к первым трем входам четвертого элемента И 4, выход которого подсоединен к первому входу второго элемента ИЛИ 11, входы 22, 25 и 27 блока подсоединены к первым трем входам пятого элемента И 5, выход которого подсоединен к второму входу второго элемента ИЛИ 11, выход которого подсоединен к входу первого счетчика 14, входы 23, 24 и 27 блока подсоединены к первым трем входам шестого элемента И 6, выход которого подсоединен к первому входу третьего элемента ИЛИ 12, входы 22, 25 и 26 блока подсоединены к первым трем входам седьмого элемента И 7, выход которого подсоединен к второму входу третьего элемента ИЛИ 12, выход которого подсоединен к входу второго счетчика 15, входы 23, 25 и 26 блока подсоединены к первым трем входам восьмого элемента И 8, выход которого подсоединен к первому входу четвертого элемента ИЛИ 13, входы 22, 24 и 27 блока подсоединены к первым трем входам девятого элемента И 9, выход которого подсоединен к второму входу четвертого элемента ИЛИ 13, выход которого подсоединен к входу третьего счетчика 16, вход 28 блока подсоединен к третьим входам элементов И 1, И 2, И 3, к четвертым входам элементов И 4, И 5, И 6, И 7, И 8, И 9, выход регистра 17 подсоединен к первым входам первой 18, второй 19 и третьей 20 схем сравнения, выход первого счетчика 14 подсоединен к второму входу первой схемы сравнения 18, выход которой является вторым выходом 30 блока, выход второго счетчика 15 подсоединен к второму входу второй схемы сравнения 19, выход которой является третьим выходом 31 блока, выход третьего счетчика 16 подсоединен к второму входу третьей схемы сравнения 20, выход которой является четвертым выходом 32 блока, вход элемента задержки 21 подсоединен к входу 28 блока, а выход - к третьим входам схем сравнения 18, 19 и 20.

Похожие патенты:

Логический преобразователь // 2710878

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении реализации с помощью константной настройки любой из простых симметричных булевых функций.

Мажоритарный модуль // 2710877

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении схемы мажоритарного модуля при сохранении функциональных возможностей прототипа и количества типов логических элементов его аппаратурного состава.

Логический преобразователь // 2710871

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации с помощью константой настройки любой из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n=6.

Логический модуль // 2709669

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов, при n=5, выполняемой с помощью двух сигналов константной настройки.

Логический преобразователь // 2709663

Изобретение относится к области вычислительной технике. Технический результат заключается в уменьшении аппаратных затрат при сохранении функциональных возможностей прототипа логического преобразователя.

Двоичный вычитатель // 2709653

Изобретение относится к вычислительной технике и может быть использовано как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода разности трех двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак, а также уменьшение схемной сложности устройства.

Логический модуль // 2704737

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является реализация любой из простых симметричных булевых функций τ0,5×(n+1)-1, τ0,5×(n+1), τ0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов, при n=5.

Пороговый модуль // 2704735

Изобретение относится к вычислительной техники. Технический результат заключается в расширении арсенала средств того же назначения.

Логический преобразователь // 2703675

Изобретение относится к области цифровой вычислительной техники. Технический результат заключается в упрощении схемы логического преобразователя за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа.

Устройство селекции двоичных чисел // 2703352

Изобретение предназначено для выполнения селекции и идентификации меньшего, либо селекции и идентификации большего, либо селекции произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами, и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации.

Способ комплексного управления электрическими системами с помощью электросетевого компьютера // 2711355

Изобретение относится к вычислительной технике. Технический результат заключается в повышении надежности электрической системы.

Способ (варианты) регулирования эжектирующего потока через вытяжное устройство и гибридное транспортное средство // 2711254

Изобретение относится к гибридным транспортным средствам. В способе регулирования эжектирующего потока двигателя гибридного транспортного средства после команды на глушение двигателя открывают регулирующий клапан вытяжного устройства, когда частота вращения двигателя находится между первым и вторым значениями.

Устройство параллельно-последовательной структуры для детектирования групп нулевых и единичных бит и определение их количества // 2711054

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности выявления групп единичных и нулевых бит в двоичных числах, а также простое увеличение разрядности входной информации при сокращении аппаратных затрат.

Арифметико-логическое устройство для сложения, вычитания и умножения чисел по модулю // 2711051

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, в устройствах цифровой обработки сигналов, а также в криптографических приложениях.

Цифровой интегратор // 2710990

Изобретение относится к областям радиотехники. Технический результат направлен на повышение точности цифрового интегрирования сигнала по выборке отсчетов заданного объема.

Логический преобразователь // 2710878

Мажоритарный модуль // 2710877

Логический преобразователь // 2710871

Логический модуль // 2709669

Пороговый модуль // 2709664

Изобретение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности реализации пороговой функции с порогом два и пороговой функции с порогом три, зависящих от пяти аргументов.

Устройство для вычисления сумм парных произведений // 2711731

Изобретение относится к вычислительной технике. Технический результат заключается в повышении корректирующих способностей устройства для вычисления сумм парных произведений. Устройство содержит преобразователь кода СОК в позиционный код, счетчик тактов, блок коррекции ошибки, модульный сумматор, два блока вычисления сумм парных произведений по произвольному модулю и один блок вычисления сумм парных произведений по контрольному модулю, каждый из которых содержит регистр, блок памяти, матричный умножитель, три группы буферных регистров и матричный сумматор, блок коррекции ошибки содержит четыре регистра, коммутатор, два блока памяти, матричный умножитель, модульный сумматор, счетчик количества переходов за рабочий диапазон, введен дополнительный блок вычисления сумм парных произведений по контрольному модулю, состоящий из регистра, блока памяти, матричного умножителя, матричного сумматора и трех групп буферных регистров, кроме того, в блок коррекции ошибки введены пятый информационный вход, пятый регистр. 2 ил., 1 табл.