Устройство для определения значений характеристик готовности изделия к применению

Изобретение относится к вычислительной технике, в частности к контрольным устройствам и может быть использовано в научных исследованиях и технике, где необходимо определять время наступления постепенного отказа, определять оптимальный период технического обслуживания и очередной период регламентированного технического обслуживания изделия и полный коэффициент готовности изделия с учетом постепенных и внезапных отказов. Устройство содержит блок памяти, таймер, четыре вычитателя, восемь блоков деления, два блока определения абсолютного значения, четыре сумматора, два компаратора, два ключа, три элемента памяти, четыре блока умножения, блок извлечения квадратного корня, блок выделения целой части, вычитающий счетчик, суммирующе-вычитающий блок. Выход восьмого блока деления соединен с входом суммирующе-вычитающего блока, вход которого связан с выходом третьего элемента памяти, входы которого соединены с выходом шестого блока деления и с выходом второго компаратора соответственно. Расширяется область применения устройства за счет определения полного коэффициента готовности изделия с учетом постепенных и внезапных отказов. 2 ил.

 

Предлагаемое изобретение относится к вычислительной технике, в частности к контрольным устройствам, и может быть использовано в научных исследованиях и технике, где необходимо определять время наступления постепенного отказа, оптимальный период технического обслуживания и очередной период регламентированного технического обслуживания изделия, и полный коэффициент готовности изделия, осуществляя гибкую стратегию технического обслуживания.

Известно устройство для определения оптимального периода технического обслуживания изделия содержащее блок памяти, два блока деления блок нелинейности, два блока умножения, вычитатель, четыре элемента задержки, таймер, три сумматора, два компаратора, мультивибратор, элемент ИЛИ, три элемента памяти, три ключа, причем первый выход блока памяти соединен с первым входом второго блока деления, второй вход которого подключен к выходу второго блока умножения, первый и второй вход которого объединены и подключены к входу первого элемента задержки, входу таймера, первому входу интегратора, первому входу вычитателя, выход второго блока деления соединен с входом блока нелинейности, выход которого подключен к второму входу интегратора и второму входу первого блока умножения, первый вход которого подключен к второму выходу блока памяти, выход интегратора подключен к второму входу вычитателя и второму входу третьего сумматора, первый вход которого подключен к выходу второго сумматора, первому входу первого блока деления, входу четвертого блока задержки, второй вход второго сумматора соединен с входом с выходом вычитателя, первый вход второго сумматора подключен к выходу первого сумматора и первому входу первого компаратора, второй вход которого подключен к четвертому выходу блока памяти, первый и второй входы первого сумматора подключены к третьему выходу блока памяти и выходу первого блока умножения соответственно, второй вход первого компаратора подключен к четвертому входу блока памяти, первый вход первого блока умножения подключен к второму выходу блока памяти, первый вход таймера соединен с управляющими входами первого, второго, третьего элементов памяти, первого, второго, третьего ключей, вторым входом триггера, выходом мультивибратора, второй вход таймера соединен с выходом второго элемента задержки, вход которого подключен к первому входу к первому входу триггера, вход которого соединен с пятым входом блока памяти, выход третьего сумматора подключен ко второму входу первого блока деления, выход которого подключен к входу третьего элемента задержки и второму входу второго компаратора, выход которого соединен с вторым входом элемента ИЛИ, выход которого подключен к входу мультивибратора, первый вход второго компаратора соединен с выходом третьего элемента задержки и входом второго элемента памяти, выход которого подключен к входу второго ключа, выход которого является вторым выходом устройства, выход вычитателя подключен к входу четвертого элемента задержки, выход которого соединен с входом третьего элемента памяти, выход которого подключен к входу третьего ключа, выход которого является третьем выходом устройства, выход первого элемента задержки соединен с входом первого элемента памяти, выход которого подключен к входу первого ключа, выход которого является первым выходом устройства / патент РФ №2347272, МПК G07C 3/08, 2009/.

Устройство позволяет определить период технического обслуживания изделия с учетом интенсивности постепенных отказов (интенсивность распределена по закону Релея, который не всегда приемлем) и не учитывает внезапные отказы, возникающие при работе изделия под током и в выключенном состоянии.

Известно также устройство для определения оптимального периода технического обслуживания изделия, содержащее блок памяти, таймер, четыре вычитателя, четыре блока деления, два блока определения абсолютного значения, два сумматора, компаратор, ключ, элемент памяти, три умножителя, блок извлечения квадратного корня при этом первый выход блока памяти подключен к входу таймера, первый вход первого вычитателя подключен к третьему выходу блока памяти, вторые входы первого и второго вычитателей объединены и подключены ко второму выхода блока памяти, первый вход второго вычитателя подключен к четвертому выходу блока памяти, первый и второй входы блока первого блока деления, подключены соответственно к шестому и пятому выходам блока памяти, выходы первого и второго вычитателей через первый и второй блоки определения абсолютного значения подключены к первым входам второго и третьего блоков деления соответственно, второй вход второго блока деления подключен к выходу таймера и второму входу ключа, второй вход третьего блока деления подключен к пятому выходу блоку памяти, выходы второго и третьего блоков деления подключены соответственно к первому и второму входу третьего вычитателя, выход которого подключен к первому входу четвертого блока деления, на второй вход которого поступает сигнал с выхода первого блока деления, выход четвертого блока деления подключен к второму входу компаратора, первый вход которого подключен к седьмому выходу блока памяти, выход компаратора соединен с первым входом ключа и первым входом элемента памяти, выход ключа подключен к второму входу элемента памяти выход которого является первым выходом устройства, второй вход первого сумматора подключен к восьмому выходу блока памяти, девятый и десятый выходы блока памяти подключены к первому и второму входам четвертого вычитателя соответственно, первый и второй входы первого умножителя подключены к одиннадцатому и двенадцатому выходам блока памяти, выход четвертого вычитателя и первого блока умножения подключены к первому и второму входам второго блока умножения соответственно, выход которого подключен к первому входу первого сумматора, выход которого соединен с первым и вторым входами второго сумматора, выход которого подключен к первому входу третьего блока умножения, на первый вход которого поступает сигнал с выхода элемента памяти, выход третьего блока умножения подключен к входу блока извлечения квадратного корня, выход которого является вторым выходом устройства / патент РФ №111327, МПК G07C 3/00, 2011/.

Устройство позволяет определить время наступления постепенного отказа и с учетом этого, оптимальный период технического обслуживания с учетом внезапных и постепенных отказов.

Наиболее близким по технической сущности к предлагаемому техническому решению является устройство для определения оптимального периода технического обслуживания изделия содержащее, блок памяти, таймер, четыре вычитателя, шесть блоков деления, два блока определения абсолютного значения, три сумматора, два компаратора, два ключа, два элемента памяти, четыре блока умножения, блок извлечения квадратного корня, блок выделения целой части, вычитающий счетчик при этом первый выход блока памяти подключен к входу таймера, первый вход первого вычитателя соединен с третьим выходом блока памяти, вторые входы первого и второго вычитателей объединены и подключены ко второму выходу блока памяти, первый вход второго вычитателя соединен с четвертым выходом блока памяти, первый и второй входы блока первого блока деления, подключены соответственно к шестому и пятому выходам блока памяти, выходы первого и второго вычитателей через первый и второй блоки определения абсолютного значения соединены с первыми входами второго и третьего блоков деления соответственно, второй вход второго блока деления подключен к выходу таймера и второму входу ключа, второй вход третьего блока деления соединен с пятым выходом блока памяти, выходы второго и третьего блоков деления подключены соответственно к первому и второму входу третьего вычитателя, выход которого подключен к первому входу четвертого блока деления, на второй вход которого поступает сигнал с выхода первого блока деления, выход четвертого блока деления соединен с вторым входом компаратора, первый вход которого подключен к седьмому выходу блока памяти, выход компаратора соединен с первым входом ключа и первым входом элемента памяти, выход ключа подключен к второму входу элемента памяти выход, которого является первым выходом устройства, второй вход первого сумматора подключен к восьмому выходу блока памяти, девятый и десятый выходы блока памяти подключены к первому и второму входам четвертого вычитателя соответственно, первый и второй входы первого блока умножения подключены к одиннадцатому и двенадцатому выходам блока памяти, выход четвертого вычитателя и первого блока умножения подключены к первому и второму входам второго блока умножения соответственно, выход которого подключен к первому входу первого сумматора, выход которого соединен с первым и вторым входами второго сумматора, выход которого подключен к первому входу третьего блока умножения, первый вход которого связан с выходом элемента памяти, выход третьего блока умножения соединен с входом блока извлечения квадратного корня, выход которого является вторым выходом устройства, тринадцатый выход блока памяти подключен к первым входам пятого блока деления и четвертого блока умножения, второй вход пятого блока деления соединен с выходом блока извлечения квадратного корня, восьмой выход блока памяти связан с первым входом третьего сумматора, второй вход которого подключен к выходу четвертого блока умножения и входу второго элемента памяти, выход пятого блока деления через блок выделения целой части подключен к первому входу вычитающего счетчика, выход которого соединен с вторым входом четвертого блока умножения, выход третьего сумматора связан с первым входом шестого блока деления, второй вход которого подключен к выходу первого элемента памяти, четырнадцатый выход блока памяти соединен с вторым входом второго компаратора, первый вход которого связан с выходом шестого блока деления, первый выход второго компаратора соединен со вторым входом вычитающего счетчика, второй выход второго компаратора подключен ко второму входу второго ключа, первый вход которого соединен с выходом второго элемента памяти, выход второго ключа является третьем выходом устройства / патент РФ №2537040, МПК G07C 3/00, 2014/.

Устройство позволяет определить время наступления постепенного отказа и с учетом этого, оптимальный период технического обслуживания, очередной период регламентированного технического обслуживания с учетом заданного коэффициента готовности изделия по постепенным отказам.

Задачей, на решение которой направлено заявляемое изобретение, является расширение функциональных возможностей области применения устройства, за счет определения полного коэффициента готовности изделия с учетом внезапных и постепенных отказов.

Для достижения указанного технического результата в известное устройство, содержащее блок памяти, таймер, четыре вычитателя, шесть блоков деления, два блока определения абсолютного значения, три сумматора, два компаратора, два ключа, два элемента памяти, четыре блока умножения, блок извлечения квадратного корня, блок выделения целой части, вычитающий счетчик при этом первый выход блока памяти подключен к входу таймера, первый вход первого вычитателя соединен с третьим выходом блока памяти, вторые входы первого и второго вычитателей объединены и подключены ко второму выходу блока памяти, первый вход второго вычитателя соединен с четвертым выходом блока памяти, первый и второй входы блока первого блока деления, подключены соответственно к шестому и пятому выходам блока памяти, выходы первого и второго вычитателей через первый и второй блоки определения абсолютного значения соединены с первыми входами второго и третьего блоков деления соответственно, второй вход второго блока деления подключен к выходу таймера и второму входу ключа, второй вход третьего блока деления соединен с пятым выходом блока памяти, выходы второго и третьего блоков деления подключены соответственно к первому и второму входу третьего вычитателя, выход которого подключен к первому входу четвертого блока деления, на второй вход которого поступает сигнал с выхода первого блока деления, выход четвертого блока деления соединен с вторым входом компаратора, первый вход которого подключен к седьмому выходу блока памяти, выход компаратора соединен с первым входом ключа и первым входом элемента памяти, выход ключа подключен к второму входу элемента памяти выход, которого является первым выходом устройства, второй вход первого сумматора подключен к восьмому выходу блока памяти, девятый и десятый выходы блока памяти подключены к первому и второму входам четвертого вычитателя соответственно, первый и второй входы первого блока умножения подключены к одиннадцатому и двенадцатому выходам блока памяти, выход четвертого вычитателя и первого блока умножения подключены к первому и второму входам второго блока умножения соответственно, выход которого подключен к первому входу первого сумматора, выход которого соединен с первым и вторым входами второго сумматора, выход которого подключен к первому входу третьего блока умножения, первый вход которого связан с выходом элемента памяти, выход третьего блока умножения соединен с входом блока извлечения квадратного корня, выход которого является вторым выходом устройства, тринадцатый выход блока памяти подключен к первым входам пятого блока деления и четвертого блока умножения, второй вход пятого блока деления соединен с выходом блока извлечения квадратного корня, восьмой выход блока памяти связан с первым входом третьего сумматора, второй вход которого подключен к выходу четвертого блока умножения и входу второго элемента памяти, выход пятого блока деления через блок выделения целой части подключен к первому входу вычитающего счетчика, выход которого соединен с вторым входом четвертого блока умножения, выход третьего сумматора связан с первым входом шестого блока деления, второй вход которого подключен к выходу первого элемента памяти, четырнадцатый выход блока памяти соединен с вторым входом второго компаратора, первый вход которого связан с выходом шестого блока деления, первый выход второго компаратора соединен со вторым входом вычитающего счетчика, второй выход второго компаратора подключен ко второму входу второго ключа, первый вход которого соединен с выходом второго элемента памяти, выход второго ключа является третьем выходом устройства, согласно изобретения, дополнительно введены, седьмой и восьмой блоки деления, третий элемент памяти, четвертый сумматор, суммирующе-вычитающий блок, причем вход седьмого блока деления соединен с девятым выходом блока памяти, выход седьмого блока деления соединен с первым входом четвертого сумматора, второй вход которого соединен с одиннадцатым выходом первого блока памяти, выход восьмого блока деления соединен с вторым входом суммирующе-вычитающего блока первый вход которого связан с выходом третьего элемента памяти, первый и второй входы которого соединены с выходом шестого блока деления и вторым выходом второго компаратора соответственно, выход суммирующе-вычитающего блока является четвертым выходом устройства.

На фиг. 1 приведена схема предлагаемого устройства; на фиг. 2 - схема блока памяти.

Устройство содержит блок памяти 1, таймер 2, первый и второй вычитатели 3 и 4 соответственно, первый блок деления 5, первый и второй блоки определения абсолютного значении 6 и 7 соответственно, второй и третий блоки деления 8 и 9 соответственно, третий вычитатель 10, четвертый блок деления 11, первый компаратор 12, первый ключ 13, первый элемент памяти 14, первый сумматор 15, четвертый вычитатель 16, первый и второй блоки умножения 17 и 18 соответственно, второй сумматор 19, третий блок умножения 20, блок извлечения квадратного корня 21, пятый блок деления 22, блок выделения целой части 23, вычитающий счетчик 24, второй ключ 25, четвертый блок умножения 26, второй элемент памяти 27, третий сумматор 28, шестой блок деления 29, второй компаратор 30, третий элемент памяти 31, седьмой блок деления 32, четвертый сумматор 33, восьмой блок деления 34, суммирующе-вычитающий блок 35, причем первый выход блока памяти 1 подключен к датчику таймера 2, первый вход первого вычитателя 3 соединен с третьим выходом блока памяти 1, вторые входы первого 3 и второго 4 вычитателей объединены и подключены ко второму выходу блока памяти 1, первый вход второго вычитателя 4 соединен с четвертым выходом блока памяти 1, первый и второй входы первого блока деления 5, подключены соответственно к шестому и пятому выходам блока памяти 1, выходы первого 3 и второго 4 вычитателей через первый 6 и второй 7 блоки определения абсолютного значения соединены с первыми входами второго 8 и третьего 9 блоков деления соответственно, второй вход второго блока деления 8 подключен к выходу таймера 2 и второму входу ключа 13, второй вход третьего блока деления 9 соединен с пятым выходом блока памяти 1, выходы второго 8 и третьего 9 блоков деления подключены соответственно к первому и второму входу третьего вычитателя 10, выход которого подключен к первому входу четвертого блока деления 11, второй вход которого связан с выходом первого блока деления 5, выход четвертого блока деления И соединен со вторым входом компаратора 12, первый вход которого подключен к седьмому выходу блока памяти 1, выход компаратора 12 соединен с первым входом ключа 13 и первым входом элемента памяти 14, выход ключа 13 подключен ко второму входу элемента памяти 14, выход которого является первым выходом устройства, второй вход сумматора 15 подключен к восьмому выходу блока памяти 1, девятый и десятый выходы блока памяти 1 подключены к первому и второму входам четвертого вычитателя 16 соответственно, первый и второй входы первого умножителя 17 подключены к одиннадцатому и двенадцатому выходам блока памяти 1, выход четвертого вычитателя 16 и первого блока умножения 17 подключены к первому и второму входам второго блока умножения 18 соответственно, выход которого подключен к первому входу первого сумматора 15, выход которого соединен с первым и вторым входом второго сумматора 19, выход которого подключен к второму входу третьего блока умножения 20, первый вход которого связан с выходом элемента памяти 14, выход третьего блока умножения 20 подключен к входу блока извлечения квадратного корня 21, выход которого является вторым выходом устройства, тринадцатый выход блока памяти 1 подключен к первым входам пятого блока деления 22 и четвертого блока умножения 26, второй вход пятого блока деления 22 соединен с выходом блока извлечения квадратного корня 21, восьмой выход блока памяти 1 связан с первым входом третьего сумматора 28, второй вход которого подключен к выходу четвертого блока умножения 26 и входу второго элемента памяти 27, выход пятого блока деления 22 через блок выделения целой части 23 подключен к первому входу вычитающего счетчика 24, выход которого соединен с вторым входом четвертого блока умножения 26, выход третьего сумматора 28 связан с первым входом шестого блока деления 29, второй вход которого подключен к выходу первого элемента памяти 14, четырнадцатый выход блока памяти 1 соединен со вторым входом второго компаратора 30, первый вход которого связан с выходом шестого блока деления 29, первый выход второго компаратора 30 соединен со вторым входом вычитающего счетчика 24, второй выход второго компаратора 30 подключен к второму входу второго ключа 25, первый вход которого соединен с выходом второго элемента памяти 27, выход второго ключа является третьем выходом устройства, вход седьмого блока деления 32 соединен с девятым выходом блока памяти 1, выход седьмого блока деления 32 соединен с первыми входами четвертого сумматора 33 и восьмого блока деления 34, одиннадцатый выход блока памяти 1 соединен с вторым входом четвертого сумматора 33, выход которого соединен с вторым входом восьмого блока деления 34, выход восьмого блока деления 34 соединен с вторым входом суммирующего-вычитающего блока 35, первый вход которого связан с выходом третьего элемента памяти 31, первый и второй входы которого соединены с выходом шестого блока деления 29 и с вторым выходом второго компаратора 30 соответственно, выход суммирующего-вычитающего блока 35 является четвертым выходом устройства.

Блок памяти 1 содержит третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы памяти 36-48 соответственно.

Устройство работает следующим образом.

На вход 1₁ блока памяти 1 поступает номинальное значение определяющего параметра W₀. На вход 1₂ блока памяти 1 поступает допустимое значение определяющего параметра W_д (верхняя либо нижняя граница параметра). На вход 1₃ поступает текущее значение параметра W. На вход 1₄ поступает значение t_то, т.е предыдущее значение времени начала технического обслуживания(ТО) при котором было определено W. На вход 1₆ поступает значение D дисперсии определяющего параметра. На вход 1₇ поступает u_1-ε значение квантиля стандартного нормального распределения (соответствующее вероятности безотказной работы). На вход 1₈ поступает значение τ_то, среднее время проведения одной профилактики. На вход 1₉ поступает λ_т - интенсивность внезапных отказов при работе под током. На вход 1₁₀ поступает значение λ_вык. - интенсивность внезапных отказов в выключенном состоянии. На вход 1₁₁ поступает значение Т_в - среднее время устранения одной неисправности. На вход 1₁₂ и поступает значение t_т - время работы изделия под током. На вход 1₁₃ поступает значение Т_{то р.min} - минимальный период проведения регламентированного технического обслуживания изделия. На вход 1₁₄ поступает К_г.зад.п - значение заданного коэффициента готовности изделия с учетом постепенных отказов. На вход 1₅ поступает управляющий сигнал, необходимый для записи в элементы памяти 31-43 сигналов W₀, W_д, W, t_то, D, u_1-ε, τ_то, λ_т, λ_вык., T_в, t_т, Т_{то р.min}, К_{г.зад.п.} Значения W₀, W_д, W, t_то, D, u_1-ε, τ_то, λ_т, λ_вык., T_в, t_т, Т_{то р.min}, К_г.зад.п с входов элементов памяти поступают соответственно на второй, третий, четвертый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый выходы блока памяти 1. Управляющий сигнал с входа 1₅ поступает на первый выход блока памяти 1. По управляющему сигналу, поступающему с первого выхода блока памяти 1 на вход таймера 2, таймер включается в работу и на его выходе формируется сигнал U_вых=t, который поступает на второй вход второго блока деления 8, на второй вход ключа 13. Со второго выхода блока памяти 1 значение W₀ поступает на второй вход первого вычитателя 3 и второй вход второго вычитателя 4. С третьего входа блока памяти 1 значение W_д поступает на первый вход первого вычитателя 3. С четвертого выхода блока памяти 1 значение W поступает на первый вход второго вычитателя 4. С пятого выхода блока памяти 1 значение t_то поступает на второй вход первого блока деления 5 и второй вход третьего блока деления 9. С седьмого выхода блока памяти 1 значение u_1-ε поступает на 1 первый вход компаратора 12. Значение сигнала W_д-W₀ с выхода первого вычитателя 3 поступает на вход первого блока определения абсолютного значения 6, с выхода которого сигнал |W_д-W₀| поступает на первый вход второго блока деления 8. Значение сигнала W-W₀ с выхода второго вычитателя 4 поступает на вход второго блока определения абсолютного значения 7, с выхода которого сигнал |W-W₀| поступает на первый вход третьего блока деления 9. Значение сигнала D/t_то=σ с выхода первого блока деления 5 поступает на второй вход четвертого блока деления 11. Значение сигналов (|W_д-W₀|)/t с выхода второго блока деления 8, (|W-W₀|)/t_то с выхода третьего блока деления 9 поступает соответственно на первый и второй входы третьего вычитателя 10. Значение сигнала (|W_д-W₀|)/t(W-W₀|)/t_то с выхода третьего вычитателя 10 поступает на первый вход четвертого блока деления 11. Значение сигнала ((|W_д-W₀|)/t(W-W₀|)σ с выхода четвертого блока деления 11 поступает на второй вход компаратора 12, где сравнивается с значением u_1-ε. Как только в момент времени t сигнал ((|W_д-W₀|)/t(W-W₀|)σ становится равным u_1-εна выходе компаратора 12 появляется управляющий сигнал, который поступает на управляющие входы ключа 13 и элемента памяти 14. В элементе памяти 14 записывается значение t, которое поступает с таймера 2 через открытый ключ 13. В результате на первом выходе устройства (выход элемента памяти 14) будет максимальное значение t=T_по времени наступления постепенного отказа изделия, в течение которого значение определяющего параметра W не выйдит за границу допустимого значения W_д с заданной вероятностью безотказной работы. С восьмого выхода блока памяти 1 значение сигнала τ_то поступает на второй вход сумматора 15. Значения сигналов λ_т, λ_вык. с выходов девять, десять блока памяти 1 поступают на первый и второй входы четвертого вычитателя 16 соответственно. Значение сигналов Т_в, t_Т с выходов одиннадцать и двенадцать блока памяти 1 поступают на первый и второй входы первого блока умножения 17 соответственно. Значение сигналов (λ_т-λ_вык) с выхода четвертого вычитателя 16, T_вt_т с выхода первого блока умножения 17 поступают соответственно на первый и второй входы второго блока умножения 18, с выхода которого сигнал T_вt_т(λ_T-λ_вык) поступает на первый вход сумматора 15. Сигнал (τ_то+ T_вt_т(λ_Т-λ_вык)) с выхода первого сумматора 15 поступает на первый и второй входы второго сумматора, выходной сигнал которого 2(τ_то+T_вt_т(λ_T-λ_вык)) поступает на первый вход третьего блока умножения 20, на первый вход которого поступает сигнал Т_по с выхода элемента памяти 14. Сигнал 2 Т_по(τ_то+T_вt_т(λ_T-λ_вык)) с выхода третьего блока умножения 20 поступает на блок вычисления квадратного корня 21, на выходе которого получается сигнал Т_п.опт= В результате на втором выходе устройства (выход блока вычисления квадратного корня) появляется значение времени Т_п.опт, соответствующее оптимальному периоду технического обслуживания. С тринадцатого выхода блока памяти 1 значение Т_{то p. min} поступает на первый вход пятого блока деления 22 и первый вход четвертого блока умножения 26.

Значение сигнала Т_п.опт с выхода блока вычисления квадратного корня поступает на второй вход пятого блока деления 22, с выхода которого сигнал Т_п.опт/Т_{то p.min} поступает на вход блока выделения целой части 23, с выхода которого целое число поступает на первый вход вычитающего счетчика 24 (в результате чего в счетчике записывается начальное значение N, соответствующее виду технического обслуживания, кратному минимальному регламентированному техническому обслуживанию). Значение N с выхода вычитающего счетчика 26 поступает на второй вход четвертого блока умножения 26, с выхода которого сигнал NT_{то p.min} поступает на второй вход третьего сумматора 28 и записывается во второй элемент памяти 27. Значение τ_то с восьмого выхода блока памяти 1 поступает на первый вход третьего сумматора 28, с выхода которого значение сигнала (NТ_{то p.min}+τ_то) поступает на первый вход шестого блока деления 29. Сигнал Т_по с выхода первого элемента памяти 14 поступает на второй вход шестого блока деления 29. Значение K_гп=Т_по/(NТ_то._р.min+τ_то) с выхода шестого блока деления 29 и K_г.зад с четырнадцатого выхода блока памяти 1 поступают на первый и второй входы второго компаратора 30 соответственно, где производится сравнение K_гп и K_г.зад. В случае, когда K_гп<K_г.зал, на первом выходе второго компаратора 30 формируется сигнал, поступающий на второй (счетный) вход вычитающего счетчика 24, на выходе которого формируется значение N=(N-1), которое поступает на второй вход четвертого умножителя 26, и вычисление K_г повторяется и производится пока K_гп≥K_г.зад как только К_гп≥K_г.зад на втором выходе второго компаратора 30 появляется сигнал, который поступает на управляющий вход второго ключа и управляющий вход третьего элемента памяти, в результате NT_{то р.min} (значение очередного регламентированного периода технического обслуживания изделия) с выхода второго элемента памяти 27 через открытый ключ 25 поступит на третий выход устройства, а значение K_гп с выхода 6 блока деления запишется в третий элемент памяти 31. Значение λ_т с выхода 9 блока памяти 1 поступает на вход седьмого блока деления 32 с выхода которого сигнал Т₀=1/λ_Т поступает на первые входы четвертого сумматора 33 и восьмого блока деления 34. Значение сигнала Т_в с 11 выхода блока памяти 1 поступает на второй вход четвертого сумматора 33, значение сигнала (Т₀+Т_в) с выхода четвертого сумматора 33 поступает на второй вход восьмого блока деления. Значение сигнала K_гв=Т₀/(Т₀+Т_в) с выхода восьмого блока деления 34 поступает на второй вход суммирующе-вычитающего блока 35 на первый вход которого поступает сигнал K_гп в результате сигнал K_т=К_гв+K_гт-1 (сигнал значения полного коэффициента готовности) с выхода суммирующе-вычитающего блока 35 поступит на четвертый выход устройства.

Таким образом, предлагаемое устройство позволяет определить, время наступления постепенного отказа, оптимальный период технического обслуживания изделия, а также очередной регламентированный период технического обслуживания с учетом заданного коэффициента готовности по постепенным отказам и полный коэффициент готовности изделия с учетом постепенных и внезапных отказов. Устройство успешно прошло испытание и используется при планировании технического обслуживания изделий.

Устройство для определения значений характеристик готовности изделия к применению, содержащее блок памяти, таймер, четыре вычитателя, шесть блоков деления, два блока определения абсолютного значения, три сумматора, два компаратора, два ключа, два элемента памяти, четыре блока умножения, блок извлечения квадратного корня, блок выделения целой части, вычитающий счетчик при этом первый выход блока памяти подключен к входу таймера, первый вход первого вычитателя соединен с третьим выходом блока памяти, вторые входы первого и второго вычитателей объединены и подключены ко второму выходу блока памяти, первый вход второго вычитателя соединен с четвертым выходом блока памяти, первый и второй входы блока первого блока деления подключены соответственно к шестому и пятому выходам блока памяти, выходы первого и второго вычитателей через первый и второй блоки определения абсолютного значения соединены с первыми входами второго и третьего блоков деления соответственно, второй вход второго блока деления подключен к выходу таймера и второму входу ключа, второй вход третьего блока деления соединен с пятым выходом блока памяти, выходы второго и третьего блоков деления подключены соответственно к первому и второму входу третьего вычитателя, выход которого подключен к первому входу четвертого блока деления, на второй вход которого поступает сигнал с выхода первого блока деления, выход четвертого блока деления соединен со вторым входом компаратора, первый вход которого подключен к седьмому выходу блока памяти, выход компаратора соединен с первым входом ключа и первым входом элемента памяти, выход ключа подключен ко второму входу элемента памяти выход, которого является первым выходом устройства, второй вход первого сумматора подключен к восьмому выходу блока памяти, девятый и десятый выходы блока памяти подключены к первому и второму входам четвертого вычитателя соответственно, первый и второй входы первого блока умножения подключены к одиннадцатому и двенадцатому выходам блока памяти, выход четвертого вычитателя и первого блока умножения подключены к первому и второму входам второго блока умножения соответственно, выход которого подключен к первому входу первого сумматора, выход которого соединен с первым и вторым входами второго сумматора, выход которого подключен к первому входу третьего блока умножения, первый вход которого связан с выходом первого элемента памяти, выход третьего блока умножения соединен с входом блока извлечения квадратного корня, выход которого является вторым выходом устройства, тринадцатый выход блока памяти подключен к первым входам пятого блока деления и четвертого блока умножения, второй вход пятого блока деления соединен с выходом блока извлечения квадратного корня, восьмой выход блока памяти связан с первым входом третьего сумматора, второй вход которого подключен к выходу четвертого блока умножения и входу второго элемента памяти, выход пятого блока деления через блок выделения целой части подключен к первому входу вычитающего счетчика, выход которого соединен с вторым входом четвертого блока умножения, выход третьего сумматора связан с первым входом шестого блока деления, второй вход которого подключен к выходу первого элемента памяти, четырнадцатый выход блока памяти соединен со вторым входом второго компаратора, первый вход которого связан с выходом шестого блока деления, первый выход второго компаратора соединен со вторым входом вычитающего счетчика, второй выход второго компаратора подключен ко второму входу второго ключа, первый вход которого соединен с выходом второго элемента памяти, выход второго ключа является третьем выходом устройства, отличающееся тем, что в него согласно изобретению введены седьмой и восьмой блоки деления, третий элемент памяти, четвертый сумматор, суммирующе-вычитающий блок, причем вход седьмого блока деления соединен с девятым выходом блока памяти, выход седьмого блока деления соединен с первыми входами четвертого сумматора и восьмого блока деления, одиннадцатый выход блока памяти соединен со вторым входом четвертого сумматора, выход которого соединен со вторым входом восьмого блока деления, выход восьмого блока деления соединен со вторым входом суммирующе-вычитающего блока, первый вход которого связан с выходом третьего элемента памяти, первый и второй входы которого соединены с выходом шестого блока деления и с вторым выходом второго компаратора соответственно, выход суммирующе-вычитающего блока является четвертым выходом устройства.