Запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ со1оз Ссветскиз

Социалистическил

Ресктблик

Зависимое от авт. свидетельства №

Заявлено ОЗЛ 11.1969 (№ 1341689/26-9) с присоединением заявки №

Приоритет. 11ПК G 11с 27/00

Комитет оо делам изооретений и открытий ори Совете Министров

СССР

УДК 621.394.65 (088.8) Опубликовано 08.Х11,1970. Бюллетень ¹ 1 за 1971

Дата опубликования описания I.II.1971

Авторы изобретения

Ю. Г. Шемалев и Е. С. Горбунов

Заявитель

ЗАПОМИ НАЮЩЕЕ УСТРОЙС 1 ВО

Предлагаемое устройство относится к области телеграфной связи, а именно к радиотелеграфным системам с автоматическим запросом ошибочно принятой информации.

Известны запоминающие устройства для телеграфных систем с автоматическим переспросом ошибочно принятой информации, содержащие схему согласования с матрицей, матрицу памяти, схемы формирования адреса записи и считывания и выходную схему. Однако 10 в известных устройствах возможны искажения из-за отсутствия автоматической установки м инимального време1ш запаздывания считывания В наl 1 альныи момент включения и 1после случа1и1ых сбоев. Эти устройства недостаточно надежды при изменении внешних условий и не располагают схемами автоматического контроля работоспособности.

Предлагаемое запоминающее устройство обеспечивает автоматическую установку ми- 20 нимального време IH запаздыва1Н1я, позволяет осуществлять автоматический контроль;работоспособности и повысить надежность устройства. Достигается это тем, что между выходом «старта» схемы согласования и выходом 25

«старта» матрицы вк;ючена схема управления записью «старта», а мсжду,выходом матрицы и входом выходного устройства включена схема восстановления «старта», причем выход

«старта» матрицы и выход импульсов старто- ЗО вой полярности выходного устройства cocäè! Icны соответственно с двумя входамп специа;иной схемы конгроля.

В схеме согласозан 1я с матрицей выход сердечника «старта» регистра последовательнопараллельного lðcc бразователя соединен цепью с соотзегствующим входом схемы стартстопного пуска, выход которой подкл101ен па од1гн вход схемы совпадения импульсов, соединенной вторым входом с цепью импульсов перВ 0 г 0 т а 1 т а,:l В ь! х О д 0 м — c o В х 0 д 0 м к, 110 ч е в 0 и схемы разрешения записи, включенной последовательно в 11еп1,перезаписи импульсов всех сердечников рег:1с гр и.

В схеме матрицы последоватсльно с импульсным источи:1ком записи и считывания

Вкл 10 1ен llcTQ lнп к постоянного ток11 Опреде пенной величины, плюсо ой контакт которого 3;1землеп, причем матрица разделена на cclaII! 1, связанные между собоп по цепям записи и г итывания через раздсл1пельные диоды.

1-1а фпг. 1 приведена блок-схема запоминающего устройства; на фпг. 2 — фу!IIu!,IIOI!aл1Н11я схема согласован,1я с матрпцси; на фпг. 3 —принципиальная схема матрицы; на фиг. -1— фу1нкцпональная схем11 запомпнаюн(его устройст ва.

Предлагаемое устройство (см. фиг. 1) содеряит схему сог,1асованпя 1, имеющую шесть выходов по числу олзнков в телеграфной ком289448 бинации, соединенных через схемы «И» 2 с соответствующими входами матрицы памяти 3.

Выход «старта» схемы согласования 1 соединен с соответствующим входом матрицы 3 через схему управления записью 4. Зта схема связана со схемой согласования отдельной цепью управления. Выход «старта;> схемы согласования и выход «старта» матрицы соединены с двумя входамп схсмы управления .выбором адреса записи 5. Третий вход схемы 5 связан с цепью импульсов считывания, а выход — с управляющим входом схемы формирован<ия адреса записи- 6. Схема б связана с выходом «старта» схемы согласования 1.

В,цепь выхода «старта» матрицы 8 включена схема восстановления «старта» 7, соединенная с соответствующим входом выходного устройства 8, а специальная схема контроля 9 соединена одним входом с отдельным выходом выходного устройства 8, а другим входом — с выходом «старта» матрицы 3. Для управления считыванием ";iпоминающсе устройство содер>кит схему формирования адреса считывания 10, соединенную выходом с цепью c÷>tтыванпя матрицы 8, а входом — с цепью импульсов считыВания.

Схема согласования (см. фиг. 2) содер>кит входной усилитель-ограничитель 11, выход которого соединен со входом схемы фазирования 12. Выход схемы фазирования 12 соединен с соотвегствующим входом схемы стартстопного пуска 18. Один из выходов этой схемы связан со входом формиро<вания стробирующих импульсов 14. Выход схемы формирования стробирующпх импульсов соедпнен с одним из входов схемы «Й» 15 <и цепью импульсов второго такта регистра последовательнопараллельпого преобразования 16. Выход сердечника «старта» 17 регистра 16 соединен с соответствующим входом схемы стартсто:шого пуска 18. Второй выход схемы 13 соединен со входом схемы «И» 18, а на второй вход этой схемы подключена цепь импульсов первого такта. На второй вход схемы «И» 15 подключен также выход усилителя-ограничителя 11, Выход схемы «И» 18 соединен со входом ключевой схемы 19, >которая включена последовательно в цепи перезаппс:; импульсов все сердечников регистра 16, а выход схемы 14 соединен со входом записи информации регистра 1б и входом схемы управления записью «старта»4.

Матрица памяти 3 (см. фиг. 3) выполнена по:схеме полных токов, Входы матрицы соединены с соотвег"твующими усилителями записи 20 — 25. Элемент,памяти содер>кит один сердечник с прямоугольной петлей гпстерсзпса,è диод. Шесть элементов памяти представляют собой числовую ячейку для записи одной кодовой комбинации. Каждый элемент памяти

26 — 31 соединен с коллектором соответствующего входного усплителя записи 20 — 25.

Цепи записи ше тп элементов памяти 26—

31 и коллекторпая цепь усилителя счит >)вания 32 подсоединены через диоды к одному концу выходной обмотки <им<пульсного транс5

65 форматора 33. Этот трансформатор является импульсным исто шиком питания цепи записи и считыва:шя. Каждая числовая ячейка имеет свой импульсный источник, питания.

Вторые концы выходных обмоток импульсных трансформаторов оедппсны в одну точку и поданы а отрица гсльную клемму отдельного источника постоянного 1ска, плюсовой конец которого заземлен.

Для уменьшения шунтирующего действия элементов памяти опи разделены на секции, каждая из которых соединена с цепями записи и считывания через разделительные диоды

84 — 36.

Запоминающее устройство (см. фиг. 4) дейcTiâóåT следующим образом. Стартстопные сиг.налы с линии поступают на вход усилителяограничителя 11 схемы согласо<вания. С усилителя-ограничителя импульсы работы поступают па схему фазпрования 12, которая обеспечпваст установку стробирующих импульсов на середине рабочих посылок. Кроме того, схема фазпроваппя защищает от ложных запусков прп наличии помех в канале связи. Если стартовая посылка была пе меньше половины нормальной длительности, с выхода схемы фазирования поступает импульс на запуск схемы стартстоппого пуска 18, которая воздействует на схему формирования стробирующих импульсов 14. Эта схема содержит схему «И» и бинарные делите:ш частоты. На схему «И» (па один из входов) поступает отрицательный потенциал триггера схемы стартстопного пуска 1<3, а на другой вход — отрицательные импульсы с частотой 800 гц с блока опорных частот. В результате с выхода схемы «И» на вход бинарного дглителя частоты поступают импульсы с частотой 800 гц,в течение времени действия схемы стартстопного пуска.

С выхода последнего триггера бинарного делителя частоты импульсы с частотой следования 50 гц идут на схему формирования импульсов второго та.;.та и на двухтактный регистр последовательно- параллельного преобр азова пня 16. И м пульс ы .первого такта поступают с частотой 800 гц с блока опорных частот. Импульсы второго такта поступают также на схему «И» 15, на второй вход которой подаются импульсы <работы с усилителя-ограничителя 11. Импульсы второго такта совпадают с середппамп рабочих посылок и являются регенерпрующими. Опи совпадают на схеме «И» 15 с отрпца1ельпыми пьедесталами рабочих иосылок в соответствии с пришедшей кодовой скомбпнацисй и последовательно вписывают «1» в регистр последовательно-параллельного преобразования 16 в моменты времени, когда в поступившей .кодовой комбинации идет о1>рицательпая посылка. Импульсы первого такта через схему «И» 18, огк<рываемую схемой стартстопного пуска 18, поступают на ключемую схему 19, которая разрешает продвпжс<иис импульсов, В предло>кенном устройстве функции циклового делителя и последовательно-параллель289448 ного преобразователя совмещены в одном регистре .на сердечниках с прямоугольной неглей гистврезиса. Под воздействием тактовых импульсоз происходит продвижение записанной кодовой комбинации по регистру 1б до тех пор, пока в момент второго такта со

«стартового» сердечника не появится положительный импульс, соответствующий стартовому бланку. Этот импульс возвратит схему cTHDTстопного пуска в исходное.состояние, после чего закрывается ключевая схема 19 и за,прещает продвижение информации по регистру 16.

Однозремепно возвращаются в исходное состояние триггеры делителя частоты.

Когда на выходе сердечника «старта» появляется импульс, одновременно появляются импульсы на выходных обмотках тех сердечников бланков, в которых была записана «1», и на выходе специального ключа 87. Импульсы с выходов ключа 37 и соответствующих сердечников поступают а схемы «И» 2 и одновременно записываются в матрицу 8. Запись старта происходит следующим образом, Триггвр 88 соединен со схемой «И» 15 по счетному входу. Если в регистр 1б поступает нечетное число «1» (нечетное число импульсов стартовой полярности), то триггер останется в таком положении, что под|ключенная к нему схема

«И» 89 будет открыта и стартовый импульс пройдет на запись в матрицу 3. Если число «1 > четное, то «старт» записан не будет, так как схема «И» 39 будет заперта.

Поскольку ключ 87 управляет схемой формирования адреса записи б, которая каждый раз при поступлении «старта» изменяет адрес на один отсчет, то запись информации произойдет в ту ячейку матрицы, на которую будет подано импульсное напряжение коммутаторного трансформатора (см. фиг. 3), связанного с соответствующим адресом (выходом) схемы формирования адреса записи.

Импульсы считывания формируются в блоке опорных частот 40, ауправление и,х подачей может осуществляться от внешнего источни ка, например от радиотелеграфной аппаратуры с переспросом. При поступлении импульса считывания на схему формирования адреса считывания 10 последняя изменяет адрес на один отсчет. Считыгается та ячейка матри цы, на которую будет подано импульсное нанряжение с коммутаторного трансформатора, связанного с соответствующим выходом схемы формирования адреса считывания, и одновременно поступит импульс считывания на вход усилителя считывания 32 (см. фиг. 3).

Для повышения устойчивости работы матрицы при изменении внешних условий последовательно с импульсными трансформаторами

83 включен источник постоянного тока, который приоткрывает диоды ячеек, устанавливая рабочую точку в начале линейного участка хара ктеристики. Эта мера позволила значительно уменьшить неоднородность характеристик диодов, которая особенно заметна на нелинейном участке, и амплитуды импульсов, прохо10

1.>

2J

39

3. >

65 дящих через диоды. выравниваются. Кроме того. ячспки памяти r.отключены к усилителям зани>си секциям; по несколько десятков ячеек, ра деленными специальными диодами 34, 85 п 86. Это существенно уменьшает паразптную емкость rt увеличивает 3!

Минимальный ф 1зовый сдвиг между записью и считыванием 1,25 .мсек. Если в пачальньш мом,"!IT =хсмы формирования адреса записи и счпть.вапия находятся в одинако;вом положешщ, TO зачщсь и считывание проис.одят практи чески без задержки. Если отсутствует считывание, То запоминающее устройство заполняется. Однако, в начальньш момент включения ил.1 в силу случайной помехи во время работы сх мы формирования адреса записи и считыз";r.rent могут оказаться в разных положс:Itrëõ, а это приводит и нежелательному зап" здываппю c÷ttòr;tâ;:t.èÿ и даже искажениям, например в том случае, когда импульсы считывания заблокированы. а запись продолжается, причем «обгоняет: > ту ячейку, с которой должно начаться считывание. Устраняет этот эффект специальная схема управления выбором адреса записи, включенная между выходом «старта» схемы согласов",íпя (ключ

87) и выходом «cr;!pTa» матрицы 8.

Схема упр l",.tå щя содержит схему «запрет»

41; триггер 42 и схему «И.> 48. Если адреса записи и с tèò; të:.,!ttÿ в гмомепт включения разошлись, то первый же импульс «старта» с выхода, ключа 37 подготовит триггер 42. Когда адрес считывания дойдет до ячейки, в которую была за; -Ic÷íà кодовая комбинация, на выходах у илителей 44 и 45 возпикнст импульс

«старта». Прп этом импульс считываHèÿ не пройдет через схему «запрет.> 41, а триггер 42 возвратится в исходное состояние. Если очередного импульса старта в момент считывания е возникпет (что означает выборку из матрицы всей информации), то импульс считывания поступит на схему «И» 43 и на ее выходе возникнет импульс, обеспечивающий работу схемы формирования адреса записи от импульсов считывания.

Таким образом, если в матрице отсутствует информация, то изменение адресов записи и считывания осуществляегся синфазно от импульсов считыван я. Если в матрицу записана хотя бы одна комбинация, то измепепие адреса записи происходит только от «старта»; при этом считываииe «догоняет» запись, и только после считывания последней записанной комбинации изменение адресов записи и считывания снова осуществляется от импульсов считывания.

Импульс «старта» вписывается в матрицу только при нечетном количестве импульсов стартовой полярности в кодовой комбинации.

На выходе матрицы включена схема восстановления старта 7. Эта схема совмещена со схемой, параллельно-послвдовательного прсоб289448 разователя и работает следующим образом. В цепь выхо да старта матрицы включен опециальный усилит ль 44. Сердечники пяти бланков регистра параллельно-последовательного преобразования 4б имеют дополнительные обмотки. Эти обмотки объединены и подключены на вход схемы «И» 47, а на второй вход этой схемы спнфазно поступает импульс считывания.

Если «старт» отсутствует, а хотя бы один бланк есть, то схема «И» 47 откроется, ее импульс поступит на усилитель 45 и по цепи обратной связи будет подан на отдельный вход усилителя 44, усилен и вписан,в сердечник старта 17. Импульсы продвижения первого такта подаются в регистр с периодом 20 лсек.

Импульсы второго тмла сдвинуты относительно им пульсов первого такта на 3 — 4 яксек.

С выходной обмотки, сердечника «старт» иа вход выходного устройства 8 под действием тактовых импульсов поступают импульсы работы, развернутые последовательно iso времени. С одного пз первых каскадов усилителя 44 (до точечки подключения цепи обратной связи, восстанавливающей с арт) на вход схемы

ИЛИ» 48 поступают импульсы старта (если онп присутствуют). С отдельного выхода вы. ходного устройства 8 на второй вход схемы

«ИЛИ» 48 поступает последовательность рабочих посылок стартовой полярности с восстановленным стартом. Таким образом, яа .вход триггера 49 пэсту. ает всегда четное колп.ество импульсов стартовой полярности и при отсутствии ошибок в матрице триггер 49 всегда находится в одном состоянии, что позволят выделить сигнал ошибки на специальную систему спгпализац .III, так как при возникновении сбоя триггер изменяет свое состояние.

Предмет изобретения

1. Запоминающее устройство для радпогелеграфных систем с автоматическим переспросом ошибочно принятой информации, с возможностью переприема телеграфной информации, содержащее схему согласования с матрицей, матрицу памяти, схемы формирования адреса записи и считывания и выходную схему, отличающееся тем, что, с целью автоматизации установки минимального времени запаздывания считывания в начальный момент включения и после случайных сбоев при одновременном упрощении устройства, повышении его надежности и автоматизации контроля рабо тоспособностп, выход «старта» указанной схемы согласования с матрицей, выход «старта» матрицы и це lb импульсов считьпвания соединены с соответствующими входами схемы уп>0 ра вления выбором адреса записи, выход которой связан с управляющим входом схемы формирования адреса записи, и, кроме того, между выходом «старта» схемы согласования с матрицей и входом «старта» матрицы,включе15 на схема управления за писью «старта», отдельный вход которой соединен цепью управления с выходом импульсов стартовой полярности схемы согласования, а между выходом матрицы и входом выходного устройства вклю20 чена схема восстановления «старта», причем выход «старта» матрицы и выход,для импульсов стартовои полярности выходного устройства соединены соответственно с двумя входами специальной схемы контроля.

25 2. Устройство по п. 1, отличающееся тем, что в схеме согласования с матрицей выход сердечника «старта» регистра последовательнопараллельного преобразователя соединен со входом схемы стартстопного пуска, выход ко30 торой подключен на вход схемы совпадения импульсов, соединенной вторым входом с цепью импульсов IIepI oro такта, а выходом— со входом к,почевоп схемы разрешения записи, герез которую соединены все цепи записи

35 регистра последов пельно-,параллельного преобразователя.

3. Устройство по II. 1, отличаюцееся тем, что, с целью уме.п щения влияния разброса параметров элементов матрицы памяти íà ус40 тойчпвость ее работы при изменении источников питания и окружающей температуры, з схеме матрицы последовательно с импульсным источником записи и считывания включен источник постоянного тока определенной величи45 ны, плюсовой контакт которого заземлен, а матрица разделена па секции, связанные между собой по цепям записи и считывания через разделительные диоды.

289448

Вю ы авиа 3

fj ! !

I

I

I

I

Составитель 3. П. Рапопорт

Корректор Г, С. Мухина

Редактор 14. Г. Карпас

Типопвафия, пр. Сапунова, 2

Изд. Ме 16 Заказ 4/18 Тираж 480 Подписное

UHHHTIH Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4 5