Процессор для цифровой системы обработки данных

 

305477

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт, свидетельства ¹

МПК С 06f 15/16

Заявлено 18.1Ч.1969 (№ 1321659/18-24) с присоединением заявки №

Приоритет

Опубликовано 04.Ч1.1971. Бюллетень ¹ 18

Дата опубликования описания 29Х11.1971

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.3(088.8) Авторы изобретения В, В. Пржиялковский, Г. Д. Смирнов, В. Я. Пыхтин, А. Н. Василевский, А. П. Запольский, В. А. Мальцева, Г. А. Иванов, P. А. Реморова, М. Е. Неменман и Н, T. Кушнерев

Заявитель

ПРОЦЕССОР ДЛЯ ЦИФРОВОЙ СИСТЕМЫ

ОБРАБОТКИ ДАННЫХ

Устройство может быть использовано в универсальных вычислительных машинах, работающих в двоичной и десятичной системах счисления, в режимах с фиксированной и плавающей запятой, при представлении информации в виде машинных слоев и алфавитноцифровых символов, имеющих возможность широкого наращивания внешних устройств.

Известны процессоры, которые содержат арифметическое и логическое устройство, разбитое на секции, накопитель данных с адр.есацией словами и посимвольной адресацией, устройство управления, исполняющее операции в соответствии с последовательностью команд программы, встроенный мультиплексный и селектор ный каналы для связи с набором внешних устройств, работающих одновременно с арифметическим и логическим устройством, блок выделения символа, олок числа, регистр адреса накопителя.

Предлагаемый процессор отличается тем, что он содержит схему задания конфигурации соединения секций арифметического и логического устройства и подачи сигналов управления операциями, которая связана с устройством управления, схему управления умножением и схему управления делением, также подключенные к у стройству у.правления и через схему задания конфигурации взаимосвяванные с соответствующими секциями арифметического и логического устройства. Группа секций арифметического и логического устройства связана через схему задания конфигурации и общий для селекторного и мультиплексного каналов блок регистра адреса устройств ввода-вывода с блоком централизованного формирования адресов, накопителя, поступающих от различных источников. Блок

10 выработки текущего адреса по управляющему слову, поступающему из блока числа накопителя или из дежурного регистра селекторного канала, взаимосвязанный с дежурным регистром селекторного канала и подсоеди15 ненный к блоку выделения символа, подключенному к распределителю символов, связанному с общим буферным регистром символа селекторного и мультиплексного каналов и блоком записи символа и контроля на пропа20 дание символов и через схемузадания конфигурации — со входами соответствующих секций арифметического и логического устройства.

Блок числа накопителя связан с блоком записи символа, с блоком выделения символа. че25 рез распределитель слов — со входом блока выработки текущего адреса и дежурным регистром селекторного канала через схему задания конфигурации — со входами всех секций арифметического и логического устрой30 ства. Это позволяет сократить оборудование

305477

1О

15 за счет использования отдельных блоков для выполнения различных функций.

С целью задания переменного максимального адреса и последовательности адресов, по которым разрешен обмен между накопителем и устройствами ввода-вывода, и признаков окончания обмена, в нем блок выработки текущего адреса по управляющему слову содержит блок операций, блок служебных признаков, блок текущего адреса, схему сравнения и блок управления обменом, .причем блоки операций, служебных признаков и текущего адреса взаимосвязаны с распределителем слов и дежурным регистром селекторного канала. Выход блока операций подключен ко входу блока управления обменом, который взаимосвязан с блоком служебных признаков, схемой сравнения и блоком текущего адреса.

Выходы блоков служебных признаков и текущего адреса подключены соответственно к первому и второму входам схемы сравнения, третий вход которой соединен с буферным регистром символа. Вход блока текущего адреса соединен со схемой задания конфигураций, а второй выход подключен к блоку централизованного формирования адреса.

С целью обнаружения лишних символов или пропадания символов, вводимых из устройства ввода, блок записи символа содержит блок замены символа при записи, схему коррекции контрольного разряда слова, дешифратор кода номера символа, вход которого подключен к блоку выработки текущего адреса. Выход дешифратор а соединен со вторыми входами схемы коррекции контрольного разряда и блока замены символа, первые входы которых соединены с распределителем символа, а третьи — с блоком числа. Выход схемы коррекции контрольного разряда связан с обмоткой записи контрольного разряда накопителя, выход блока замены символов — с обмотками записи слова накопителя шинами, позволяющими управлять записью слова, состоящего из и символов, один из которых является неполноразрядным. Это позволяет обнаружить сдвиги информации при вводе в накопитель за счет нарушения соответствия между информацией слова и его контрольным разрядом в накопителе при записи полноразрядного символа на место,неполноразрядного символа в слове.

С целью сокращения оборудования, схема задания конфигураций соединений секций арифметического и логического устройства содержит блок разбивки секций, взаимосвязанный со схемой устройства управления, со схемами управления делением и умножением с одной стороны и с соответствующей группой секций арифметического и логического устройства с другой, входы которого соединены с выходами блоков формирования слов и символов, взаимосвяза нных с одной стороны с распределителями слов и символов и с другой— с соответствующими группами секций арифметического и логического устройства, а выходы

65 блока разбивки секций присоединены к вентилям, объединяющим вход и выход любых двух секций арифметического и логического устройства. Выходы соответствующих групп секций последнего связаны с общим регистром адреса устройств ввода-вывода селекторного и мультиплексного каналов, с блоком выработки текущего адреса по управляющему слову и с блоком централизованного формирования адресов.

Это позволяет организовывать из отдельных секций арифметического и логического устрой сгва различные по назначению сумматоры для обработки слов, символов и адресов в различных режимах работы (с плавающей и фиксированной запятой, с целыми числами) и с операндами в различных системах счисления (двоичной, десятичной) .

С целью увеличения производительности процессора при выполнении операций деления, в нем схема управления делением содержит первый и второй вентили корректировки частного, соответственно подключенные по входам к единичному и нулевому входам младшего разряда второго регистра младшей секции арифметического и логического устройства. Вход управления вентилей корректировки связан с соответствующим выходом устройства управления арифметическими и логическими операциями и с прямым и инверсным выходами разряда знака третьего регистра старшей секции арифметического и логического устройств-, которые подключены ко входам управления 3-го и 4-го вентилей, дополнительные входы которых связаны с шиной сдвига влево устройства управления арифметическими и логическими операциями и прямым и инверсным выходами старшего разряда третьего регистра старшей секции арифметического и логического устройства. Выходы 3-го и 4-го вентилей подключены к схеме формирования сдвигов влево во втором и третьем регистрах объединенных секций арифметического и логического устройства, причем выход старшего значащего разряда третьего регистра старшей секции связан со входом разряда знака того же регистра и со входом младшего разряда второго регистра младшей секции. Шина сдвига влево через вентиль, управляющий вход которого через схему анализа делимого и делителя при нормализации подключен к старшим значащим разрядам первого и третьего регистров старшей секции, и сборку, связанную по дополнительному входу с шиной сдвига вправо устройства управления арифметическими и логическими операциями и первым входом вентиля управления сдвигами в раво на заданное число сдвигов, соединена со счетчиком формирования числа сдвигов при нормализации, выход которого через инвертор связан со вторым входом последнего вентиля, выход которого подключен к шине передачи содержимого разряда знака в старший значащий разряд третьего регистра объедипен305477 ных секций арифметического и логического уст р ой ств а.

Это позволяет увеличить быстродействие арифметического и логического устройства при выполнении операций деления при минимальных затратах оборудования и орга низовать экономичную схему получения конечного остатка.

С целью сокращения оборудования процессора при выполнении операций умножения двоичных чисел и умножения двоично-десятичных чисел, в нем схема управления умножением содержит дешифратор, связанный непосредственно с прямым и инверсным входами разряда знака первого регистра старшей секции и с прямыми и инверсными выходами двух младших разрядов второго регистра младшей секции, выходы которого связаны с шинами сигналов очередной микрооперации устройства управления арифметическим и логическим устройством. Шина сдвига вправо через вентиль, управляющий вход которого соединен с шиной сигнала десятичного умножения, подключенной к управляющим входам вентилей переноса, соединена со входом сдвиговых цепей разряда знака первого регистра старшей секции, выход которых связан со входом сдвиговых цепей разряда знака второго регистра старшей секции, а выход последних соединен со входом сдвиговых цепей разряда з нака третьего регистра старшей секции. Выход переноса этого разряда через вентиль переноса соединен со счетным входом разряда знака второго регистра, а выход переноса последнего связан со счегным входом разряда знака первого регистра старшей секции арифметического и логического устройства.

Это позволяет при выполнении операции двоичного умножения организовать схему тетрады переполнения без введения специального оборудования дополнительной тетрады, а при выполнении операций двоичного умножения организовать схему анализа множителя без введения в нее специальной аппаратуры запоминания.

На фиг. 1 изображена блок-схема предлагаемого процессора; на фиг. 2 — блок выработки текущего адреса обмена информацией с устройствами ввода-вывода; на фиг. 3— блок записи символа; на фиг. 4 — секции арифметического и логического устройства; на фиг, 5 — схема получения частного; на фиг.

6 — схема получения конечного остатка; на фиг. 7 — схема анализа множителя; на фиг.

8 — схема образования дополнительной тетрады.

Процессор разбит на секции 1, которые с помощью схемы 2 задания конфигурации соединены между собой в соответствии с выполняемой функцией для выполнения операций адресной арифметики, арифметико-логических действий над числами с фиксированной и плавающей запятой, над десятичными числами над символами и для формирования адресов устройств ввода-вывода. По сигналам кодов

5 ю

65 команд и синхронизирующим импульсам из устройства управления 3 информация из накопителя 4 принимается через блок 5 регистра числа и распределитель слов б и распределяется по секциям арифметического и логического устройства (ЛЛУ) 1. При работе с символами информационное слово из накопителя 4 через блок 5 регистра числа поступает в блок 7 выделения символа, который на основании номера символа, содержащегося в регистре блока 8 выработки текущего адреса, выделяет из слова нужный символ и передает его через распределитель символов 9 и схему

2 задания конфигурации в соответствующие секции ЛЛУ.

После приема информации и распределения ее по секциям ЛЛУ схема 2 задания конфигурации соединяет секции в нужной последовательности на основании сигналов команд из устройства управления 8, сигналов из схемы

10 управления делением и схемы 11 управления умножением и синхронизирующих сигналов пз устройства управления 3.

Сформированные в секциях 1 ЛЛУ адреса через схему 2 задания конфигурации поступают в блок 12 централизованного формирования адреса. Сюда же поступают адреса пз общего регистра 18 адреса устройств ввода-вывода и из блока 8 выработки текущего адреса обмена. Из блока 12 централизованного формирования адреса адресная информация поступает в накопитель 4.

Результаты обработки информации словами через схему 2 задания конфигурации и через распределитель слов б поступают в блок 5 регистра числа для записи в накопитель 4.

Результаты символьной обработки информации через схему 2 задания конфигурации и распределитель символов 9 поступают в буферный регистр 14 символа. Блок 15 записи символа на основании номера символа, поступающего из блока 8 выработки текущего адреса информации слова, предварительно считанной из накопителя 4 в блок 5 регистра числа, и информации записываемого символа, поступающей из буферного регистра 14 символа через распределитель символов 9, замещает соответствующую часть информации считанного слова, корректирует при необходимости контрольный разряд слова и регенерирует преобразованное слово в накопитель 4.

Процессор имеет селекторный и мультиплексный каналы, обеспечивающие универсальную связь с устройствами ввода-вывода информации (УВВ), отличающимися широким диапазоном быстродействия. Обмен информацией с УВВ обоих каналов носит посимвольный характер и осуществляется в режиме приостановки с использованием управляющих слов. Управляющее слово (УС) представляет собой необходимую микроинструкцпю, содержащую адресное поле, поле служебных признаков и операционное поле.

При выполнении процессором команды обращения к УВВ в соответствующих секциях

305477

АЛУ предварительно формируется адрес этого устройства. Использование для этой цели оборудования АЛУ позволяет сократить общее оборудование процессора. Сформированный адрес поступает через схему 2 задания конфигурации (СЗК) в общий регистр 18 адреса внешних устройств селекторного и мультиплексного каналов, который выбирает соответствующее УББ при помощи шин выоорки 1б.

Конкретный код операции через схему 2 задания конфигурации, распределитель символов 9 и буферный регистр 14 символа отсылается в УВБ. По окончании команды вводавывода процессор приступает к обработке следующей команды. При обращении к УВВ с командой ввода-вывода механизм УЫВ начинает отрабатывать сообщенный код операции, а в ячейку накопителя 4 с адресом, соответствующим адресу УВБ (дежурный регистр

УС), записывается управляющее слово.

Ячейка дежурного регистра адресуется передачей адреса из общего регистра И адреса УВВ в блок 12 централизованного формирования адреса процессора.

При выполнении команды ввода-вывода с

УВВ селекторного канала управляющее слово поступает и в дежурный регистр 17 селекторного канала.

Это делает возможным обмен информацией с УБВ со скоростью имеющегося накопителя.

УВВ, отрабатывая код о..ерации по вводувыводу информации, в нужные моменты посылает в процессор запросы на необходимость в обмене информации (символом) . При наличии такого запроса на шинах 18, 19 запроса

УВВ селекторного канала или мультиплекс ного канала 19 выполнение процессором текущей команды приостанавливается, запрос соответствующего УВВ преобразуется в его адрес, который заносится в общий регистр адреса 18 УВВ. Согласно содержимому регистра адреса производится выборка УВВ (аналогично выборке при выполнении команд обращения к УВВ). При этом по запросу УВБ мультиплексного канала происходит адресация соответствующего дежурного регистра управляющего слова, расположенного в накопителе 4, для чего содержимое общего регистра адреса

УВВ, как и при командах ввода-вывода, передается в блок 12 централизованного формирования адреса. По запросу УВВ селекторного канала производится обращение к дежурному регистру 17 этого канала. В обоих случаях УС считывается в общий для каналов блок 8 выработки текущего адреса обмена. При обмене информацией с УВВ мультиплексного канала

УС поступает из накопителя через распределитель б, при обмене информацией с УВВ селекторного канала — из дежурного регистра

17 селекторного канала. Соответствующие компоненты УС заносятся:

65 адресное поле — в блок 21 текущего адреса, поле служебных признаков — в блок 22 служебных признаков, операционное поле — в блок операций 28.

Блок операций 28 согласно информации операционного поля УС устанавливает необходимый режим выполнения инструкции УС, для чего его выход подключен ко входу блока 24 управления обменом. Кроме того, блок

24 получает необходимую исходную информацию из блока 22 служебных признаков и может изменять ее, если необходимо, в определенные моменты в процессе обмена.

Выходы блоков 21, 22 служебных признаков и текущего адреса подключены к первому. и второму входам схемы сравнения 25, третий вход которой соединен с источником символа обмена — буферным регистром символа 14.

Такая схема блока 8 выработки текущего адреса позволяет задавать переменный максимальный адрес возможного обметана и переменный признак окончания обмена.

Максимальный адрес возможного обмена для конкретного УВВ при организации конкретного обмена задается в поле служебных признаков УС. В нем задается и признак окончания обмена для данного массива информации. Схема сравнения 25 сравнивает необходимые компоненты блоков 21, 22 служебных признаков и текущего адреса и регистра символа 14 обмена согласно разновидности операции, зада иной в определенном поле УС. Так, например, при вводе информации в накопитель из УВБ в поле служебных признаков можно задать граничный адрес ячейки или листа накопителя. Таким образом, УВВ может вводить информацию в накопитель последовательно символ за символом, начиная с начального адреса, указан ного в адресном пол . первоначального УС.

После ввода каждого очередного символа в накопитель адресное поле в блоке 21 текущего адреса модифицируется на «!», подготавливая адрес для ввода следующего символа. При выводе модификация адреса аналогична. При равенстве информации адресного поля и граничного адреса поля служебных признаков обмен оканчивается. Признаком окончания обмена может служить также совпадение информации обменного символа с конкретным эталоном, заданным в поле служебных признаков.

Если адрес, заданный адресным полем, оказывается больше установленного граничного адреса, происходят блокировка обмена информацией, останов УВВ и выработка сигнала сбоя с установкой соответствующего признака. Аналогичная ситуация создается и при переполнении адреоного поля. По окончании обмена каждым символом модифицированное

УС (с измененной информацией адресного поля и возможной измененной информацией поля служебных признаков) из блока 8 выработки текущего адреса передается в источник его хранения (дежурный регистр мульти305477

10 плексного канала в накопителе 4 или дежурный регистр 17 управляющего слова селекторного канала).

При окончании обмена заданчым количеством информации с УВВ селекторного канала

УС из дежурного регистра 17 селекторного канала передается в дежурный регистр накопителя 4 согласно адресу УВВ, с которым происходил обмен. Символы, вводимые по запросам УВВ как мультиплексного, так и селекторного каналов, с кодовых шин 20 символа каналов через общий для каналов буферный регистр символов 14 и через распределитель символов 9 поступают в блок 15 записи символа. При выводе символ из накопителя 4 через блок 7 выделения символа, распределитель символов 9 и буферный регистр символа 14 поступает в канал по шинам 20.

Для посимвольной адресации накопителя часть информации адресного поля (код номера символа в ячейке накопителя) из блока 8 выработки текущего адреса подается на блок

7 выделения символа и блок 15 записи символа, а другая часть, представляющая адрес ячейки накопителя — в блок 12 централизованного формирования адреса.

Механизм посимвольной адресации накопителя при обмене информацией с УВВ используется также в командах посимвольных операций процессора, для чего из соответствующих секций 1 АЛУ через схему 2 задания конфигурации часть адреса, представляющая код номера символа в ячейке накопителя 4, поступает в блок 8 выработки текущего адреса, а другая часть, представляющая адрсс ячейки накопителя, — в блок 12 централизованного формирования адреса. При этом символ при записи из соответствующей группы секций 1

АЛУ через схему 2 задания конфигурации. распределитель символов 9 и буферный регистр символа 14 поступает в блок 15 записи символа. При чтении символ из блока 5 регистра числа через блок 7 выделения символа, распределитель символов 9 и схему 2 задания конфигурации поступает в соответствующую группу секций 1 АЛУ.

Реализация некоторых функций взаимодействия процессора с УВВ на оборудовании

АЛУ и устройства управления с одной стопоны и реализация некоторых функций выполнения команд посимвольных операций на оборудовании взаимодействия с УВВ с другоч, а также использования централизованных каналов передачи информации при выполнении процессором различных функций позволяют значительно сократить общее оборудование процессора.

Реализация блока выработки текущего адреса обмена информацией с УВВ по приведенной схеме (фиг. 2) позволяет минимизировать оборудование при достижении гибкости управления процессами обмена.

Использование общего оборудования в двухканальной связи проце.-.сора с УВВ (блока 18 адреса УВВ, буферного регистра символа 1!.

25 зо

65 блока 8 выработки текущего адреса) позволяет сократить оборудование связи процессопа с УВВ.

Для посимвольного ввода информации служит блок !5 записи символа (фиг. 3). Символ записывается путем регенерации считанного слова с частичным замещением информации в нем и коррекцией контрольного разряда слова. Считанное из накопителя 4 слово через блок 5 регистра числа поступает в блок 15 записи символа. в блок 2б его замены и на схему 27 коррекции контрольного разряда, На эти же блоки поступает символ из распределителя символов 9. Из блока 8 выработки теклпего адреса на дешифратор 28 поступает коn номера символа — адрес, поля информации. подлежащей замещению вводимым символом. Этот дешифратор управляет процессом замещения информации при ее регенерации в блоке замены 2б, выходы которого соединены с обмотками записи 29 накопителя. и регенерации контрольного разряда слова с коррекцией в случае необходимости в схеме коппекции 27, выход которой соединен с обмоткой записи контрольного разряда 80 накопителя.

Контрольный разряд корректируется в том случае, если количество замещаемых информационных единиц слова четное, а вводимого символа — нечетное и наоборот. Такой принцип требует строгого соответствия количества вводимых информационных разрядов количеству разрядов. замещаемых в слове. В поотивном случае слово записывается с несоответств ющпм значением контрольного пазряда и при очепедном его чтении возникает сбой.

Эта ситуация используется для обнарлкения лишних символов или их пропадания пои вводе инфопмации пз чстпойства ввоча в накопитель. Для этого в последовательность вводимых символов введены неполноразрятные периодически повторяющиеся символы, При правильном вводе инйопмации неполноразрячные символы поступают в соответствующие им неполноразрядные поля замещения слов накопителя При пропаже во вводимом массиве хотя бы одного символа или появлении лишнего оказывается, что в неполнопазпядные поля замещения записываются полнопазрядные символы, что приводит к несоответсвию контпольного разряда при чтении (сбою).

Такая схема посимвольной записи приобретаег особый эффект в случае некратностп количеств разрядов слова накопителя и вводимого символа за счет отсутствия необходимости введения избыточного обопудования (неполнопазпядного поля замещения накопителя).

В связи с многообразием режимов работы арифметического и логического устройства оно выполнено в виде ряда секций 1 (д.иг. 4).

В зависимости от режима работы процессора нужный набор секций коммутируется в опредсленной последовательности с помощью схемы 2 задания конфигураций. Информация в виде машинных слов с выхода распределителя слов б по кодовым шинам чисел 31 посту305477

5

60

65 пает на блок 82 формирования слов. Блок 32 управляет блоком 38 разбивки секций, а последний с помощью вентилей 84 объединяет все секции 1 арифметического и логического устройства. После этого информация в виде машинных слов с блока 82 поступает на все секции арифметического и логического устройства.

Обработанная информация через блок 82 формирования слов и кодовые шины чисел 31 отсылается на вход распределителя слов б для пересылки ее в нужное устройство процессора. При посимвольной обработке в работе участвуют несколько секций арифметического и логического устройства. Информация из распределителя символов 9 по кодовым шинам

35 символа поступает на блок 36 формировачия символов 36, который через блок 83 разбивки секций организует объединение соответствующих секций арифметического и логического устройства для работы с символами, поступающими на эти секции с блока 36 формирования символов. С этих секций обработанная информация поступает через блок 86 формирования символов и кодовые шины символов 35 на распределитель символов 9 для пересылки ее в нужное устройство процессора. При обработке адресной информации все секции объединяются в различные группы в зависимости от типа обрабатываемого адреса блоком 33 разбивки секций по сигналам из устройства 3 управления через управляющие шины 37. С выходов соответствующих секций арифметического и логического устройства обработанная адресная информация поступает либо на блок 12 централизованного формирования адресов по кодовым шинам 38 адреса, либо на общий регистр адреса 18 устройств ввода-вывода селекторного и мультиплексного каналов по шинам 89 адресов каналов, либо на блок 8 выработки текущего адреса по шипам 40 номера символа. При выполнении операций деления сигналы со схемы 10 управления делением поступают через шины 41 управления делением на блок разбивки секций

83 и на отдельные группы секций арифметического и логического устройства. Блок 33 в зависимости от типа операций (с фиксированной и плавающей запятой) коммутирует секции арифметического и логического устройства. Потенциалы, необходимые для выработки управляющих сигналов, поступают с соответствующих секций 1 IIQ шинам 41 управления делением на схему 10 управления деле нием. При выполнении оепраций умножения сигналы со схемы управления умножением поступают через шины 42 управления умножением на отдельные секции 1 и блок 88 разбивки секций, коммутирующий секции арифметического и логического устройства в зависимости от типа операций умножения (с фиксированной запятой, плавающей запятой десятичного или умножения целых чисел). По шинам 42 управления умножением необходимые потенциалы поступают с секций арифметического и логического устройства в схему управления умножением. В схему управления 10 делением входят схема получения частного (фиг. 5) и схема получения ко нечного остатка (фиг. 6).

В схеме получения частного (фиг. 5) происходит деление без восстановления остатка с пропуском последовательного ряда «О» или

«1» с обязательной коррекцией последней цифры частного. При наличии в третьем регистре частичного остатка типа 0,0000... 01... или 1, 11... 10... соответствующее число нулей или единиц, находящихся между знаковым разрядом и противоположной по смыслу цифрой, с третьего регистра старших секций 1 ариф метического и логического устройства номе щается путем сдвига во второй регистр млад. ших секций 1. Затем корректируется последняя цифра частного. С этой целью на двух схемах «И» 43 и 44 организован анализ состояния триггеров 45 и 46 знакового и первого разрядов третьего регистра старших секций арифметического и логического устройства.

При совпадении вышеуказанны: комбинаций чисел и при наличии сигнала на шине 47 сдвига схема 48 «ИЛИ» формирует сигналы сдвига влево второго и третьего регистров секций

1 арифметического и логического устройства, причем содержимое триггера 46 старшего разряда третьего регистр". старшей секции попадает в триггер 49 младшего разряда второго регистра младшей секции. После очередной итерации сложения или вычитания содержимого третьего и первого регистров соответствующих секций 1 содержимое младшего разряда 49 второго регистра младшей секции 1 корректируется в зависимости от знакового разряда частичного остатка, Для этого по шине 50 корректировки частного на схемы 51 и

52 «И» подается сигнал коррекции, и в зависимости от состояния триггера 45 знакового разряда третьего регистра секции 1 устанавливается в «О» или «1» младший разряд 49 второго регистра младшей секции 1 арифметического и логического устройства.

В схеме получения конечного остатка (фиг. б) правильный конечный остаток получается при делении без восстановления остатка с пропуском последнего ряда «О» или «1». Но этот метод применим лишь для нормализованных чисел. Поэтому перед началом деления происходит нормализация путем сдвига влево как делимого, так и делителя, причем число сдвигов фиксируется в специальном счетчике сдвигов. Старший разряд 46 третьего регистра старшей секции l, где расположено делимое, и старший разряд 58 первого регистра той же секции 1, где расположен делитель, аналпзируется схемой «И» 54, а сдвиги — на схеме

«И» 55, куда подаются сигналы IIo шине сдвигов 47. С выхода схемы «И» 55 сигналы сдвига подаются на первый и третий регистры сскции 1 арифметического и логического устройства, а также через схему «ИЛИ» 56 на счетчик сдвигов 57, где формируется дополнительный код числа сдвигов при нормализации, Ilp

305477

Таблица

Состояние анализируемых разрядов

Операция

49 63

Пропуск действия

Сложение

0 0

1 1 окончании деления остаток сдвигается вправо на число разрядов, зафиксированное в счетчике сдвигов при нормализации. С этой целью сигнал с шины 58 сдвигов вправо поступает на вход счетчика и схему «И» 59, на второй вход схемы «И» 59 подан сигнал с выхода инвертора 60, и сдвиги вправо на схеме «И» 59 формируются до тех пор, пока не переполнится счетчик и на выходе инвертора 60 не выработается запрещающий сигнал.

В схему умножения 11 входят схема анализа множителя (фиг. 7) и схема образования дополнительной тетрады (фиг. 8).

В схеме анализа множителя (фиг. 7) àíà".èзируемые разряды множителя не передаются в специальные элементы запоминания, а непосредственно снимаются с двух младших разрядов 49 и 61 второго регистра младшей секции 1 арифметического и логического устройства, куда они поочередно поступают путем сдвига множителя на два разряда вправо при наличии сигнала на шине 62 сдвига вправо и знакового разряда первого регистра секции арифметического и логического устройства. Триггер 68 знакового разряда используется для запоминания единицы от предыдущего цикла и одновременно является указателем того, в каком коде находится множимое после выполнения очередного цикла, так как в арифметическом и логическом устройстве машины отсутствуют специальные цепи для вычитания, и вычитание заменяется сложением обратных кодов отрицательных чисел.

Значения этих разрядов поступают на дешифратор 64, раскрывающий характер действия, которое надо произвести в очередном цикле умножения, и выдающий в арифметическое и логическое устройство сигналы «Инвертирование множимого в знак множимого» (шина

65), «сложение» (шина 66) или «Сложение со сдвигом» (шина 67), согласно таблице.

Инвертирование множимого, «+1» в знак множимого, сложение

Сложение со сдвигом множимого а один разряд влево

Инвертирование множимого, « —, 1» в

3IIBK множимого, сложение со сдвигом множимого fl3 один раз. ряд влево

В операции умножения над десятичными числами, осуществляемой путем последовательного сложения в коде 8421, для получения правильного результата в качестве разрядов дополнительной тетрады, хранящей возможные переносы из старшей тетрады третьего регистра секции 1, используются знаковые разряды 68, 68, 69 и 45 секции 1 арифметического и логического устройства (фиг. 8).

Триггеры знаковых разрядов связаны между собой и другими десятичными разрядами (тетрадами) шиной сигнала переноса и шиной сигнала сдвига вправо 70. Сигнал переноса из старшего знакового разряда 69 третьего регистра секции 1 поступает в цепь переноса знакового разряда 68 второго регистра секции 1 через схему «И» 71 при наличии разрешающего сигнала на шине 72 десятичного умножения, а затем по цепи переноса через вторую схему «И» 78 в цепь переноса знакового разряда 68 первого регистра секции 1 арифметического и логического устройства.

При сдвиге частичного произведения вправо сигнал сдвига поступает по шине 70 через схему «И» 74 при наличии разрешающего сигнала на шине 72 десятичного умножения на сдвиговые цепи триггеров разрядов знака 68, 68, 69 и 45 и далее на сдвпговые цепи старшей секции 1 третьего регистра арифметического и логического устройства.

Предмет изобретения

1. Процессор для цифровой системы обработки данных. содержащий арифметическое и логическое устройство, разбитое на и секций, каждая из которых содержит первый, второй и третий регистры, объединенные в сумматор т-разрядных чисел, накопитель данных с адресацией слогами и посимвольной адресацией, блок числа накопителя, устройство управления, исполняющие операции в соответствии с последовательностью команд программы, встроенный мультиплексный и селекторный каналы для связи с набором внешних устройств, работающих одновременно с устройством управления и арифметическим и логическим устройством, регистр адреса, блок выделения символа, распределители символов и слов и буферный регистр символа, отличаюи ийся тем, что, с целью сокращения оборудования за счет использования отдельных устройств для выполнения различных функций, он содержит схему задания конфигурации соединения секций арифметического и логического устройства и подачи сигналов управления операциями, связанную с устройством управления, схему управления умножением и схему управления делением, подключенные к устройству управления н через схему задания конфигурации взаимосвязанные с соответствующими секциями арифметического и логического устройства, группа секций арифметического и логического устройства связана через схему задания конфигурации и об1ций для селекторного и мультиплексного кц15

305477

1,6 палов блок регистра адреса устройств вводавывода с блоком централизованного формирования адресов накопителя, поступающих от различных источников; блок выработки текущего адреса по управляющему слову, поступающему из блока числа накопителя или из дежурного регистра селекторного канала, взаимосвязанный с дежурным регистром селекторного канала и подсоединенный к блоку выделения символа, подключенному к распределителю символов, связанному с общим буферным регистром символа селекторного и мультиплексного каналов и блоком записи и контроля на пропадание символов и через схему задания конфигурации — со входами соответствующих секций логического и арифметического устройства; блок числа накопителя связан с блоком записи символа, с блоком выделения символа, через распределитель слов — со входом блока выработки текущего адреса и дежурным регистром селекторного канала и через схему задавания конфигурации— со входами всех секций арифметического и логического устройства.

2. Процессор по п. 1, отличающийся тем, что, с целью задания переменного максимального адреса в последовательности адресов, по которым разрешен обмен между накопителями и устройствами ввода-вывода, и признаков окончания обмена, в нем блок выработки текущего адреса по управляющему слову содержит блок операций, блок служебных при знаков, блок текущего адреса, схему сравнения и блок управления обменом, причем блоки операций, служебных признаков, текущего адреса взаимосвязаны с распределителем слов и дежурным регистром селекторного канала, выход блока операций подключен ко входу блока управления обменом, который взаимосвязан с блоком служебных признаков, схемой сравнения и блоком текущего адреса, выходы блоков служебных признаков и текущего адреса подключены соответственно к первому и втором входам схемы сравнения, третий вход которой соединен с буферным регистром символа. вход блока текущего адреса соединен со схемой задания конфигураций, а второй выход подключен к блоку централизованного формирования адресов.

3. Процессор по п. 1, отличающийся тем, что, с целью обнаружения лишних символов или пропадания символов, вводимых из устройства ввода. в нем блок записи символа содержит блок замены символа при записи, схему коррекции контрольного разряда слова, дешифратор кода номера символа, вход которого подключен к блоку выработки текущего адреса, выход дешифратора соединен со вторыми входами схемы коррекции контрольного разряда и блока замены символа, первые входы которых соединены с расппеделителем символа, а третьи входы — с блоком числа, выход схемы коррекции контрольного разряда связан с обмоткой записи контрольного разряда накопителя, выход блока заметны сим5

60 б5 волов связан с обмотками записи слова накопителя шинами, позволяющими управлять записью слова, состоящего из п символов, один из которых является неполноразрядным.

4. Процессор по п, 1, отличающийся тем, что, с целью сокращения оборудования, в нем схема задания конфигураций соединений секций арифметического и логического устройства содержит блек разбивки секций, взаимосвязанный со схемой устройства управления, со схемами управления делением и умножением с одной стороны и с соответствующей группой секций ари<рметического и логического устройства с другой, входы которого соединены с выходами блоков формирования слов и символов, взаимосвязанных с одной стороны с распределителями слов и символов и с другой — с соответствующими группами секций арифметического и логического устройства, а выходы блока разбивки секций подсоединены к вентилям, объединяющим вход и выход любых двух секций арифметического и логического устройства; выходы соответствующих групп секций арифметического и логического устройства связаны с общим регистром адреса устройств ввода-вывода селекторного и мультиплексного каналов, с блоком выработки текущего адреса по управляющему слову и с блоком централизованного формирования адресов.

5. Процессор по п. 1, отличающийся тем, что, с целью увеличения его производительности при выполнении операций деления, в нем схема управления делением содержит первый и второй вентили корректировки частного, подключенные по выходам к единичному и нулевому входам младшего разряда второго регистра младшей секции арифметического и логического устройства соответственно, вход вентилей корректировки связан с соответствующим выходом устройства управления арифметическими и логическими операциями и с прямым и инверсным выходами разряда знака третьего регистра старшей секции арифметического и логического устройства, котопые подключены ко входам управления 3-го и 4-го вентилей, дополнительные входы которых связаны с шиной сдвига влево устройства управления арифметическими и логическими операциями и прямым и инверсным выходами старшего разряда третьего регистра старшей секции арифметического и логического устройства; выходы 3-го и 4-го вентилей подключены к схеме формирования сдвигов влево зо втором и третьем регистрах объединеннь|х секций арифметического и логического устройства, причем выход старшего значащего разряда третьего регистра старшей секции связан со входом разряда знака того же регистра и со входом младшего разряда второго регистра младшей секции; шипа сдвига влево чсрез вентиль, управляющий вход которого через схему анализа делимого и делителя при нормализации подключен к старшим значащим разрядам первого и третьего регистров стар305477

18

17 шей секции, и сборку, связанную по дополн.1тельному входу с шиной сдвига вправо устройства управления арифметическими и логическими операциями и первым входом вентиля управления сдвигами вправо на заданное число сдвигов, соединена со счетчиком форм;1рования числа сдвигов при нормализации, выход которого через инвертор связан со вторым входом последнего вентиля, выход которого подключен к шине передачи содержимого разряда знака в старший значащий разряд третьего регистра объединенных секций арифметического и логического устройства.

6. Процессор по п. 1, отличающийся тем, что, с целью сокращения его оборудования при выполнении операций умножечия двоичных чисел и умножения двоично-десятичных чисел, в нем схема управления умножением содержит дешифратор, связанный непосредственно с прямым и инверсным входами разряда знака первого регистра старшей секцйи и с прямыми и инверсными выходами двух младших разрядов второго регистра младшей секции, выходы которого связа ны с шинами сигналов очередной микрооперации устройства управления арифметическим и логическим устройством; шина сдзига вправо через вентиль, управляющий вход которого соединен с шиной сигнала десятичного умножения, подключенной к управляющим входам вентилей переноса, соединена со Входоы сдВИГОВых це10 пей разряда знака первого регистра старшей секции. выход которых связан со входом сдвиговых цепей разряда знака второго регистра старшей секции, а выход последних соединен со входом сдвиговых це11ей разряда знака

15 третьего регистра старшей секции, выход переноса этого разряда через вентиль переноса соединен со счетным входом разряда знака второго регистра, а выход переноса последнего связан со счетным входом разряда знака

20 первого регистра старшей секции арифметического и логического устройства.

305477 б бб 67

Риг 7

Составитель В. Богатырев

Техред А. А. Камышникова Корректор О. Б. Тюрина

Редактор Б. Федотов

Типография, пр. Сапунова, 2

Заказ !965(2 Изд. ¹ 853 Тираж 473 Подписное

LIHHHDH Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4, 5