Патент ссср 312306

Авторы патента:


 

О Il Й С Ф Я -И- Е

ИЗОБРЕТЕНИЯ

3l2306

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено 23.VI.1969 (Эй 1338966/18-24) МПК G 11с 11/40 с присоединением заявки №

Приоритет

Комитет по деиазт изобретений H открытий при Совете Министров

СССР

УДК 621.374.32(088.8) Опубликовано 19.Ч111.1971. Бюллетень № 25

Дата опубликования описания 22.Х.1971

Автор изобретения

В. К. Камотесов

Заявитель

ТРИГГЕР

Изобретение относится к полупроводниковым микроэлектронным элементам вычислительной техники и может быть применено в схемах приема, запоминания, преобразования и передачи информации.

Известно несколько схем 1К-триггеров, выполненных на основе типового элемента транзисторно-транзисторной логики. Недостатком их является большое количество компонентов, сложность схемы управления, высокий уровень потребляемои мощности и применение разнородных компонентов.

Целью изобретения является устранение указанных недостатков.

Достигается это тем, что схема управления содержит две пары транзисторов, по два транзистора на логический элемент, причем коллектор первого транзистора соединен со входом логического элемента, точка объединения базы первого транзистора и коллектора второго транзистора соединена через резистор с цепью обратной связи, база второго транзистора соединена со средней точкой делителя, состоящего из двух резисторов, включенных последовательно между выходами логических элементов, точка объединения эмиттеров двух пар транзисторов подключена к счетному входу триггера, дополнительные эмиттеры вторых транзисторов каждой пары подключены к соответствующим логическим входам триггера.

На чертеже приведена схема предлагаемого триггера.

5 Триггер содержит два логических элемента схемы, составленных из многоэмиттерных транзисторов 1 и 2, транзисторов 8 — 10, резисторов 11 — 22 и образующих ключи транзисторно-транзисторной логики, охваченные обрат10 ной связью.

Резисторы 28 — 26 и транзисторы 27 и 28 образуют цепи запуска левого ключа, резисторы

29 — 32 и транзисторы 83 и 84 — цепи запуска правого ключа. Шины 85, 3á — входы тригге15 ра, 37, 38 — К входы триггера. Шина 89 — счетный вход триггера, шины 40, 41 — установочные входы, шины 42, 48 — выходы триггера.

Шины 44 — положительный, а шина 45 — оощий полюс источника питания.

2р 1К-триггер работает следующим образом.

Если на шине 42 имеется высокий потенциал, на шине 48 — низкий потенциал, на 1 входах и на счетном входе в высокий потенциал, на К входах — низкий потенциал, то по цепи

25 обратной связи через резистор 24 на базу транзистора 27 подается высокий потенциал, а на базу транзистора 28 — потенциал делителя на резисторах.

При подаче на счетный вход схемы отрица30 тельного перепада потенциала с выхода типо312306 .

Предмет изобретения (4

Составитель Д, И. Голубович

Редактор Н. М. Спиридонова Техред Т. П. Курилко

Корректоры: В. Петрова и Е. Ласточкина

Заказ 2936/1 Изд. № 1208 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д 415

Типография, пр. Сапунова, 2 вой транзисторно-транзисторной схемы на коллекторе транзистора 27 сформируется отрицательный импульс за счет разности потенциалов на базах транзисторов 27 и 28. Сначала открывается транзистор 27, потом — транзистор 28 в момент достижения на его эмиттере уровня потенциала, определяемого делителем напряжения из резисторов 25, 2б, В момент включения транзистора 28 транзистор 27 закрывается, так как его переход эмиттер-база шунтируется открытым транзистором 28.

Отрицательный импульс, формируемый на коллекторе транзистора 27, опрокидывает триггер в противоположное состояние. После окончания сигнала на счетном входе и изменения сигналов на 1 и К-входах триггер готов к следующему циклу работы.

1. Триггер на основе бистабильной схемы, содержащей два логических элемента транзисторно-транзистрной логики, охваченных обратной связью, и схему управления, отлича ои ийся тем, что, с целью уменьшения количества компонентов, числа их типов и потребляемой мощности, схема управления содержит две пары транзисторов, по два транзис5 тора на логический элемент, причем коллектор первого транзистора соединен со входом логического элемента, точка объединения базы первого транзистора и коллектора второго транзистора соединена через резистор с цепью

10 обратной связи, база второго транзистора соединена со средней точкой делителя, состоящего из двух резисторов, включенных последовательно между выходами логических элементов, точка объединения эмиттеров двух

15 пар транзисторов подключена к счетному входу триггера, дополнительные эмиттеры вторых транзисторов каждой пары подключены к соответствующим логическим входам триггера.

20 2. Триггер по п. 1, отличающийся тем, что, с целью повышения быстродействия, между коллектором первого транзистора каждой пары и соответствующей ему цепью обратной связи включен резистор.

Патент ссср 312306 Патент ссср 312306 

 

Похожие патенты:

Изобретение относится к микроэлектронике и может быть использовано для создания ЭРПЗУ с повышенной информационной плотностью на основе МОНОП-транзисторов, в частности, перепрограммируемых инжекцией горячих носителей заряда

Изобретение относится к вычислительной технике и может быть использовано для создания постоянных (ПЗУ) и репрограммируемых (РПЗУ) запоминающих устройств повышенной информационной емкости на основе МДП-структур

Изобретение относится к полупроводниковому запоминающему устройству и, в частности, к цепи усиления напряжения (употребляемый здесь термин "цепь усиления напряжения" имеет тот же смысл, что и "усилительная схема", "цепь выработки усиленного напряжения", "однокаскадная усилительная схема с компенсационной обратной связью" и т.д.) для усиления подаваемого от системы питающего напряжения до желательного уровня усиления напряжения

Изобретение относится к вычислительной цифровой технике, конкретно к конструкции ячейки памяти с вертикально расположенными друг над другом пересечениями

Изобретение относится к способу регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом и, в частности, к способу, который уменьшает помехи регенерации на напряжении стока динамического запоминающего устройства с произвольным доступом, имеющего КМОП-структуру

Изобретение относится к электронной технике

Изобретение относится к запоминающей ячейке статического ЗУПВ

Изобретение относится к схемному устройству с некоторым числом электронных схемных компонентов, состояние которых может переводится в исходное состояние
Наверх