Устройство для передачи сообщений с адаптивной дискретизацией8сесок>&зная1!дтей7ко- т1лкгг1ескаябиблиотека

 

О П И С А Н И Е 3152 88

ИЗОЬГЕтЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союэ СоветскиМ

Социалистические

Республик

Зависимое от авт. свидетельства №

Заявлено 12.!.1970 (№ 1396653/26-9) с присоединением заявки №

Приоритет

Опубликовано 21.1Х.1971. Бюллетень № 28

Дата опубликования описания 15.XI.1971

МПК Н 03k 13/00

Иомитет по делам изобретеиий и открытий при Совете Мииистрое

СССР

УДК 621.394.5 (088.8) Авторы изобретения

Заявитель

В. М. Морозов и Р. Т. Сафаров

Ленинградская военная инженерная Краснознаменная академия имени А. Ф. Можайского ц FQQ Y3HAR

Е-д .,1 УгД(Д

УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ СООБЩЕНИЙ

С АДАПТИВНОЙ ДИСКРЕТИЗАЦИЕЙ

Изобретение относится к области импульсной техники и может быть использовано для передачи сообщений в системах связи.

Известны устройства для передачи сообщений с адаптивной дискретизацией, основанные на использовании предсказателя нулевого порядка.

Целью изобретения является сокращение избыточности в исходных сообщениях при обработке участков, в пределах которых сигнал изменяется с конечной скоростью. Достигается это тем, что логический узел предлагаемого устройства выполнен с тремя входами и выходами, первый из которых подсоединен к выходу синхронизатора, второй — к выходу последовательно соединенных коммутатора и преобразователя аналог-ход и третий †первому выходу запоминающего блока контрольных величин. Первый выход логического узла подключен к параллельно соединенным входам схемы формирования оценочных значений сигнала и схемы выдачи, второй — ко вторым входам схемы формирования оценочных значений сигнала и схемы выдачи и третий выход — к третьему входу упомянутой схемы формирования оценочных значений сигнала, два выхода которой подключены к двум входам запоминающего блока контрольных величин, а четвертый вход — ко второму выходу запоминающего блока контрольных величин.

На фиг. 1 представлен график, поясняющий работу предлагаемого устройства; на фиг. 2— функциональная схема устройства, где 1— коммутатор; 2 †преобразовате аналог-код;

5 3 — регистор; 4 †логическ узел; 5 †регис;

6 — вентиль; 7 — запоминающий блок контрольных величин; 8 — ячейка памяти; 9 — схема сравнения; 10 — схема «НЕТ»; 11 — сумматор;

12 — ячейка памяти; 18 — вентиль; 14 — вентиль;

10 15 — схема формирования оценочных значений сигнала; 16 — вентиль; 17 — регистр; 18 — схема выдачи; 19 — вентиль; 20 — вентиль; 21 — синхронизатор.

Коммутатор 1 своими входами подключен

15 к источникам информации, а выходом — ко входу преобразователя аналог-код 2. Выход последнего соединен с входом регистра 8 логического узла 4. Вход регистра б подключен к выходу вентиля 6 запоминающего блока

20 контрольных величин 7. Один из входов вентиля 6 соединен с выходом ячейки памяти 8.

Схема сравнения 9 логического узла 4 подключена к выходам регистров 8 и б, а ее выход соединен с управляющими входами схе25 мы «НЕТ» 10, другой вход которой соединен с выходом регистра 5, а ее выход — с входом сумматора 11 и входом ячейки памяти 12 через вентиль 18; входом вентиля 14, другой вход которого подключен к выходу регистра

30 8, а выход вентиля 14 — к выходу схемы

«НЕТ» 10 (схема «НЕТ» 10, сумматор 11 и

315288

3 вентиль 14 образуют схему 15 формирования оценочных значений сигнала); входом Вентиля 16, другой вход которого также подклю ен к выходу регистра д, а выход вентиля 16 — i;o входу регистра 17 схемы выдачи 18.

Второй вход сумматора li подключен к вы»0$J>i BPHTHJIH 19 запох!Нна!Още!.о 0>70ка кон7 рольных величин 7, а выход сумматора — ко входу ячейки памяти 8 через вентиль 20.

Синхронизатор 21 своимп выходами подКЛIОЧЕН и ВХОДУ СХЕМЫ СР2ВНЕНИЯ .У И К У.ПР2Вляющим входам вентилей 6, lD, 19, 20.

В момент времени Г„. для получения оценочного значения сигнала Ь +! кроме существенного отсчета Ь „ использу отся данные об отсчете сигнала Ь,< i, который в предыдущем цикле анализа выступил В качестве оцснки изОыто-IНОГО olñ÷å1 а 5ii 1. (Ведения О Ве,liiчине сигнала Ь „. 1, обеспечивающие восстановление исходного сообщения, передавать не требуется, так как они могут быть получены на приемнои сТороНе устройством восстановления при обработке ранее прикя!тых сигналов. Для получения оценочных значений

CH! H2 Td B i>IOXIekIT начала p2UOTbl у Стройства и в последующие моменты времени необходима последовательная выдача в ка-ieciBe существенных отсчетов Ьо и Ь!.

Предлагаемое устройство работает следующим образом.

С ВыхОД2 комъ!уT2Topa 1 исхОДный сиГнал

1-го канала в аналоговой форме поступает на вход преобразователя аналог †к 2, с выхода которого в виде и-разрядного двоичного кода сигнал, соответсгву!Ощий отсчету Ь поступает ка вход логического узла 4, куда с выхода ячейки памяти 8 запоминающего блока контрольных величин 7 через вентиль 6 поступает оценочное значение сигнала Ь „; полученное при предыдущем цикле анализа i-канала.

Одновре!«!енг!О с Bblxo+2 siaeéHH паг«!Г!тг! 12 cHiнал, соответствующий отсчету сигнала Ь .. через вентиль 19 в обратном коде поступает на вход сумматора 11 схемы 15 формирования оценочных значений сигнала.

Сравнение кодов, записанных в регистрах

8» 5, осущЕСТБЛЯЕТСЯ схемой Сравнения 9, СОстоящей из Гг иде!Ыичных схем, реализующих логическую операцию «0Tp!Illàíèå !!еравнозначности». В зависимости от соотношения кодов, находящихся В регистрах 3 и 5 на вход сумматора 11 и на вход яче!!ки памяти 12 ieрез вентиль 18 поступает либо отсчет 5„- ч:рез вентиль 14, либо оценочное зпа !ei1!ie сигнала Я,! Через схему «HE i » 10. Управление схемой «НН» 10 и вентилем 14 осущесгвляетСЯ УПР2ВЛЯ!ОЩИМ СИГНаЛОХ! С ВЫ»Ода C.ICÚIÛ сравнения 9, с помощью которого осу!цествля5 ется так»се ка вход рс!71стра .17 схемы выдачи i d через открытый вентиль 16.

Оценка сигнала ка последующий цикл анализа, получаемая B виде консчноь разности

10 перво! 0 iioряд!«3 i1ieжду, !военных! BHaченисм (ОТСЧЕi 2 >«; и Д2ННЫМИ ОТСЧЕТ2 СИГ!!а 72 О ; — (܄— существен !ый Отс!Вт), с Выхода сумматора 11 поступает в ячейку памяти d через вентиль 20, 1!оследовательную выдачу двух су1цествеkiных отсчетов в,ioi«ckiT начала работы устройства ооесНе.!Нвает синхронизатср 2с путем принудг11ельного формирования управляющего сигнала 1!а выходе схемы сравнения 9. С помощью синхронизатора 21 осуществляется

i1I7paB lciikie bei;7 H.Ti1»H б, >, 19 и 20, а также работой все: остальных злсментсв устройства.

llpeä;icT ii;обретен!!»

Устройство для передачи сообщечий с адаптивной дискретизацией, содержагцее коммутагор, преобразователь аналог — код, ло1нческий

30 узел, запоминающий блок контрольных величин, схему формирования оценочных зкачс Ий Ci П2Л3> СХЕ.,i «БЫДБЧ«! .! СИНХООНИЗ2ТОР, ОТЛиЧВНОгг,ЕЕСЯ TCÌ,: ТО, С ЦЕЛЬЮ ОКращЕН;!я избь:точност "I В исход!!!>Iх сооощеl и х при Oб 5 рабОТКС у Ia ТКОВ, В ПрСДЕ" аХ KOTÎpblх СИ. Н2;I изменяется с конечной скоростью, iocический у зел Быполкpi! с 1 р ъ!я Б;Одамп н Вь!ход2«ми, первый из которых подсоединен к Б; гходу укаНа»Ного синхронизатора, второй — к вы. оду

Ю 110следов атель;10 соединенных Вышеу I 0.,IHH1тых коммутагора и преобразователя à: à 701 —

КОД;!. TPPTHli — К ПЕРВО.,1У ВЫХОД! ВЫШСУКазапНОГО 32110:i!HilaiollieI 0 бЛОК2 КОНТРОЛЬНЫХ BCличин, первый выход логического узла под45 клlочеп к па 12 IJie;ILHQ соедиHeliiib!Lf Бходам схемы форъ1!!рова!1ия Оцсгlочных зна lcllèÉ си! Н3.Tà Ii схемы Быда-1и, Второй — ко вторым входам cxåìû формирования оцекочных значсПИЙ СИГПаЛ2 «! СХЕМЫ ВЫДЗЧИ И ТРСТИИ ВЫХОД—

50 к третьему входу схемы формирования оцеНС IНЫХ 3!12 IЕНИИ C:1 Н3,72, ДЬ2 БЫХОД2 КОТОPO!l I:ОД; Л!О IPilbI К ДБУ М ВХОД2 1 32110 !Инаlо.цего блокa;;o;Iipольны:; Бе TH«ii;il, а:етвертый вход — o второму выходу заноз!«!На!Ощсго

55 блока контрольных Величг!н.

315288

Фиг 1

Составитель Н. Герасимова

Редактор В. С. Левитов Текред 3. Н. Тараненко Корректор Л. А. Царькова

Заказ 3092/5 Изд. ¹ 1277 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4j5

Типография, пр. Сапунова, 2