Устройство символьной синхронизации

 

О П И С А Н И Е 339009

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.

Союа Соввтоких

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 27 ЧН.1970,(№ 1459809/26-9) с присоединением заявки №

Приоритет—

Опубликовано 15.Ч.1972. Бюллетень № 16

Дата опубликования описания 8 Ч1.1972

М. Кл. Н 04/ 7i00

Комитет по делам наобрвтений н открытий прн Совете Мнниотров

СССР

УДК 621.,396(088.8) Авторы изобретения

В. И. Веденеев, H. Б. Резвецов и А. П. Манов ев

Заявитель

УСТРОЙСТВО СИМВОЛЪНОЙ СИНХРОНИЗАЦИИ

Изобретение относится,к тех нп ке радиос вязи, а именно, к приемнььм устройствам радиолиний для передачи дискретной и нформациH.

Известны устройства символьной си нхронпзации по инфор мационному сигналу для коррел яцион ного прием ника многооснов ных дискретных IcHríàëoв, содержащее перем ножители,,систему фазовой автоподстройки частоты, блок а|нализа HIHôoð ìà ö èè, блок.формирова ния сигнала ошибки.

В описываемом устройстве с целью по вы шения стабилыносги синхронизации,в блок фо рмирования,сигнала ошибки выключены интеграторы со .сбросом, выходы которых через свробируемые схемы памяти подключены к сэответствующ им входам сумматоров. Выходы сумматоров пс д1ключены ко входа м вычитающего устройства, выходной сигнал с которого подается на вход системы фазэвой автаподстройк п частоты.

Для повышения стабильности работы при когерентном приеме би поля р ных сигналов между выходами сумматорств и входами вычитающего устройства включены двухполупериодные вы1прямители.

На чертеже,представлена блок-схема ус гройства.

Устройство сосТоНТ из пе ремножителей 1 и

2, интеграторов 3 и 4, блока формирования сигнала ошибки 5, системы фазовой автоподстройки частоты (ФАПЧ) б,,блока анализа информации 7, свробируемых.схем памяти 8 — 11, линии задержки 12, сумматоров 13 и 14,,д вухполупер|иодных выпрямителей 15 и 16, усилителя 17, вычитающего устройства 18 и линии за держ ки 19.

Устройство |работает следующим образом.

Входной сигнал, умноженный в перемножителях 1 и 2 иа образцовые сигналы, поступает

10 на HIHTerpaxopbt 3 и 4, со сбросом блока формирования сигнала ошибки 5, который обес печивает получен ие управляющего напряжения для системы ФАПЧ б, и далее на блок ьналпза информации 7, который в момент о проса вырабатывает сипнал о том, какой си мвол передан. Моменты Опросы и:сброса определяются управляющим на пряженпем, вырабатываемььм системой ФАПЧ.

20 Напряжение от каждого интегратора поступает яа две группы стробируемых схем памяти 8, 9 и 10, 11 в блошке формиро ванпя сигнала ошибки. Первая,гру ппа стробируемых схем памяти 8, 9 OTKipbIIBao7cB импульсной последовательностью, выра баты ваемой системой

ФАПЧ, а вторая группа схем 10 и 11 — той же последовательностью, но сдвинутой па половину длительности .символа с помощью линии задержки 12. Напряжение со стробируе30 мых схем inaмяти суммируются в сумматорах

339009

Составитель П. Хромышев

Техред Е, Борисова

Корректор Т. Гревцова

Редактор Б. Федотов

Заказ 1770 2 Изд. М 657 Тираж 448 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, )К-85, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

1З и 14 и,приводятся к одинаковой полярности в двухполу периодных вы п рямителях 15 и 16.

Нагвряженне,,снятое .с лнтегратора,в .середине символа, удваивается с .помощью усилсителя 17 и вычитается IB вычитающем устройстве 18 из напряжения, снятого с |интегратора в конце символа. Полученная разность на пряженпй |в в иде сипнала ошибки подается на вход системы ФЛПЧ. Сброс и нтепраторов,пропзвод ится сигналом с системы ФЛПЧ, прошедшим через линию задержки 19.

Пр едм ет изобретения

1, Устройство символыной синхронизации по информационному сипналу для корреляционного приемнвка многоосновных дискретных сигналов, содержащее перемножители, систему фазовой автоподстройк и частоты, блок анализа информации,,блок анализа информации, 6лок формирования сигнала ошибки, отличающееся тем, что, с целью повышения стабильности синхронизации, в блок формирования сипнала ошибки включены интеграторы со

5 сбросом, выходы которых через стробируемые схемы памяти подключены к соопветствующим входам сумматоров, на которые также подается сигнал с выхода системы фазовой автопод стройки частоты, причем выходы сумсматоров

10 подключены ко входам вычитающего устройства, .выход ной сипнал с которого подается на вход системы фазо вой а втоподстройки частоты.

2. Устройство по .п. 1, отличающееся тем, 15 что, с целью повы шения стабильности, работы прои когерентном приеме би поляр ных сигналов, между выходами сумматоров и |входами вычитаю щего устройства включены двух полупериодные выпрямители.