Аналого-цифровой преобразовательu..би&--^--
O П И С А Н И Е 385392
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства №вЂ”
Заявлено 18.! 1.1971 (¹ 1627722/26-9) М. Кл. Н 03k 13/17 с присоединением заявки №вЂ”
Государственный комитет
Боввте Министров СССР
R0 делам изооретений и открытий
Приоритет—
Опубликовано 29.Ч.1973. Бюллетень № 25
Дата опубликования описания 15.Х.1973
УДК 681,325(088.8) Авторы изобретения Н. В. Алипов, В. Н. Удовиченко, А. Н. Печенежский, А. П, Стахов и В. М. Гусятин
Харьковский институт радиоэлектроники
Г „» .
Заявитель
1 . -Й ". - .: -.
АНАЛОГО-ЦИ ФРО ВОИ П P ЕОБРАЗО ВАТЕЛ Ь!,--=
Изобретение относится к цифровой вычислительной технике, в частности к устройствам для связи между цифровыми и аналоговыми вычислительными системами.
Известны аналого-цифровые преобразователи, содержащие блоки компараторов, делитель напряжения, кодирующую матрицу, регистр кода со схемами «И», линейно-декодирующий преобразователь, реверсивпо-сдвигающий регистр и генератор тактов.
Цель, изобретения — улучшение защиты от импульсных помех.
В предлагаемый преобразователь введены дополнительные компараторы, дополнительные схемы «И», «ИЛИ», дополнительный линейно-декодирующий преобразователь, причем выходы дополнительных схем «И», управляющие сдвигом реверсивно-сдвигающего регистра, подключены к нулевым входам триггеров регистра кода; одни входы одной группы доlIoëнительных схем «И» подключены к выходу первой схемы «ИЛИ», входы которой соединены с нулевым входом первого и единичным выходом второго дополнительного компаратора; одни входы другой группы дополнительных схем «И» подключены к выходу схемы
«И», входы которой соединены с единичным выходом первого и нулевым выходом второго дополнительного компаратора; вторые входы первой и второй групп дополнительных схем
«И» подключены к выходам соответствующих триггеров реверсивно-сдвигающего регистра; входы дополнительных схем «ИЛИ», управляющих дополнительным линейно-декодирующим преобразователем, соединены с выходами триггеров регистра кода и реверсивно-сдвигающего регистра; вход первого дополнительного компаратора соединен с выходом линейно-декодирующего преобразователя; вход второго дополнительного компаратора подключен к выходу дополнительного линейно-декодирующего преобразователя.
На чертеже приведена блок-схема предлагаемого преобразователя.
Преобразователь состоит из основного линейно-декодирующего преобразователя (ЛДП)
1, блока 2, содержащего, набор компараторов, делитель напряжения и кодирующую матри20 цу, репистра кода, содержащего триггеры
3,— 8„, 4.,=4„, 5,=-5», логических схем «И» б,— б„, 7, =7„, 8,— 8„, управляющих записью сигналов из кодирующей матрицы в регистры кода; реверсивно-сдвигающего регистра (PCP), содержащего триггеры 9 — 12, логических схем «И» 13 — 17, управляющих сдвигом
PCP вправо и влево, и двух дополнительных компараторов 18, 19 с логическими схемами
«И» 20 и «ИЛИ» 21. В состав устройства входят также дополнительный ЛДП 22, упЗ0 равляемый логическими схемами «ИЛИ»
385392
23, — 23„, 24,=24„ 25, — 25„, триггер 2б, управляющии триггер 27, генератор тактовых импульсов 28 и две логические схемы «И»
29 и 80.
Выход ЛДП 1 соединен с „-елителем напряжения блока 2 и с дополнительным компаратором 19. Выход ЛДП 22 соединен со входом компаратора 18, На вторые входы компараторов 18 и 19 подается входное напряжение U, Выходы кодирующей матрицы блока 2 соединены со входами логических схем «И» б,— б, 7, — 7„, 8, — 8„, управляющих записью числа в регистр кода.
К единичным входам первых трех триггеров 9 — 11 PCP подсоединены соответственно выходы логических схем «И» 18 — 15, управляющих сдвигом РСР влево, а начиная с триггера 11 к единоличным входам его и последующих триггеров подсоединены выходы лопических схем «И» lб, 17, управляющих сдвигом
РСР вправо.
Первые входы логических схем «И» 18— ,.15 подсоединены к выходу схемы «ИЛИ» 21, входы которой подключены к единичному выходу компаратора 18 и нулевому выходу компаратора 19.
Аналогично первые входы логических схем
«И» lб, 17 подключены к выходу схемы «И»
20, входы которой соединены с нулевым выходом компаратора 18 и единичным выходом компаратора 19.
Вторые входы логических схем «И» 1З вЂ” 15 подключены к единичным выходам триггеров
10 — 12 соответственно, вторые входы логических схем «И» lб и 17 — к единичным выходам триггер ов 10 и .11 соответственно.
Выходы логических схем «ИЛИ» 23,— 23„, 24,— 24„, 25,— 25„, соединены со входами донол нителыного ЛДП 22. Входы схем «ИЛИ»
23,— 23„, соответствующие первому разряду
ЛДП 22, соединены с выходами соответствующих триггеров 3,— 3„регистра кода и с выходом триггера 9. Входы схем «ИЛИ»
24 — 24, соединены с выходами соответствующих триггеров 4r 4„регистра кода и с выходами триггеров 9 и 10 РСР, входы схем
«ИЛИ» 25,— 25, — с выходами соответствующих трипгеров 5 — 5„регистра кода и с выходами притгеров 9 —:11 РСР.
Выходы трипгеров 9 — 1(подключены ко входу блока 2.
Предлагаемый преобразователь работает в двух режимах — при отсутствии и при наличии на входе импульсных помех.
I) Режущим отсутствия импульсных помех.
При подаче на клемму 81 сипнала « пуск» преобразователь устанавливается в исходное состояние, при котором триггеры 3> — 8„, 4,— 4„, 5 5, регистра кода и триггеры 10, 11, J2, 2б реверсивно-сдвигающего регистра находятся в состоянии «0», а триггер 9 PCP и управляющий триггер 27 — в состоянии «1».
При этом с выхода «1» триггера 9 на один из входов лопических схем «И» ár — б„, управ65 на первом шаге; о, — вес первого разряда. ляющих записью сигналов с кодирующей матрицы в триггеры первого разряда регистра кода, подается разрешающий потенциал. Одновременно этот же потенциал подается на делитель напряжения блока 2 и дополнитель,ный ЛДТ 22, благодаря чему на выходах делителя напряжения, формируется эталонное напряжение для основной группы компараторов, а на выходе дополнительного ЛДП 22 формнруется эталонное напряжение U,z ——
U„„, (U„„,. — предел измерения) .
Но так как с выходов «1» триггеров регистра кода 8 — 8„, 4,— 4„, 5,— 5„поданы на .ЛДП 1 запирающие потенциалы, на выходе
ЛДП формируется эталонное напряжение
U, = О.
С выхода «1» триггера 27 разрешающее напряжение поступает также на вход схемы
«И» 29, на второй вход которой подаются сигналы тактового генератора 28.
С выхода «0» триггера 2б разрешающий потенциал поступает на вход «0» триггера 9
РСР.
Так как на входы компараторов блока 2 и . дополнительных компараторов 18 M 19 поданы соответствующие эталонные напряжения с
ЛДП l .и 22, то на выходе;кодирующей мат рицы блока 2 появляется код того интервала диапазона измеряемых напряжений, в котором находится измеряемое напряжение.
Первый импульс тактового генератора 28 через схему «И» 29 (при наличии разрешающего потенциала триггера 27) переводит триггер 2б в единичное состояние. При этом сигнал с выхода «0» триггера 2б переводит триггер 9 во второе устойчивое состояние. Сигнал с его выхода обеспечивает запись кода из кодирующей матрицы в первый разряд регистра кода, а также переводит триггер 10 во второе устойчивое состояние, в результате чего на выходе ЛДП 1 формируется эталонное напряжен ие, соответствующее цифровому значению первого разряда, которое затем подает46 ся на второй вход компаратора 19 и на смещение делителя напряжения в блоке 2.
На входы делителя напряжения блока 2 подается разрешающий потенциал с выхода триггера 10. при этом на выходе делителя
60 напряжения формируется эталонное напряжение для компараторов блока 2, соответствующее второму такту работы комбинированного преобразователя.
На входы логических схем «ИЛИ»
55 28; — 28„подаются разрешающие потенциалы, соответствующие коду первого разряда, записанному в триггеры 8 — З„регистра кода.
На входы логических схем «ИЛИ»
24,— 24„, 25,— 25п подается разрешающий по60 тенциал с выхода триггера 10 РСР, в результате чего на выходе ЛДП 22 формируется
К1 Ф-1 эталонное напряжение U где
1 а — значение первого разряда, -полученного
385392
Рассмотрим случай, когда меха появляется на втором преобразователя.
Если импульсная помеха полярности, напряжение U,. + да помехи) может быть меньше импульсная потакте работы отрицательной
4 (k — ампл иту . тпх
U„„—
Напряжение с выхода ЛДП 22 подается на эталонный вход дополнительного компаратор- 18.
Разрешающий потенциал с выхода триггера 10 подается также на входы лопическ их схем «И» 71 — 7„. После подачи эталонных напряжений на все входы компараторов блока
2 и дополнительных компараторов 18 и 19 на выходе кодирующей матрицы блока 2 формируются кодовые сигналы второго разряда кода, которые поступают на входы логических схем «И» б,— б„, 7,— 7„, 8,— 8„. На выходе дополнительной логической схемы «ИЛИ» 21 оказывается запирающий потенциал для схем
«И» 18 — 15 РСР (при отсутствии импульсных помех на входе) .
Компаратор 19, сравнивающий напряжеUmax ние — а с U,, находится в единичном со1 стоянии, так как на первом такте U,. бочьше эталонного напряжения а, компаратор
Umax
b, 18 — в нулевом состоянии, так как на первом такте "" (а + 1) ) U, 1
С выхода дополнительной схемы «И» 20 разрешающий потенциал подается на схемы
«И» 16, 17 и 80, управляющие сдвигами PCP вправо, с выхода триггера 10 — на входы схем «И» 18, 16.
Второй импульс с тактового генератора 28 через схему «И» 29 переводит триггер 26 в
«0». Импульсы с выхода триггера 26 поступают на нулевые входы триггеров 10, 12 PCP.
Триггер 10 переходит в «0», а триггер 12 остается в состоянии «0». При этом импульс с выхода триггера 10 записывает соответствующие сигналы а из кодовой матрицы блока
2 через схемы «И» 7 — 7„в тритгеры 4 — 4„ второго разряда регистра кода.
Им пульс с выхода триггера 10 не проходит через схему «И» 18 на единичный вход триггера 9, так как на второй вход схемы
«И» 18 подан запирающий потенциал с выхода схемы «ИЛИ» 21. По этой же причине не происходит сдвига единицы влево в PCP. Импулbc с выхода триггера 10 проходит через логическую схему «И» 16 на единичный вход триггера 11, переводя последний в состояние
«1».
На этом заканчивается второй такт работы устройства.
В дальнейшем преобразователь работает так же, как на первом и втором тактах.
2) Режим наличия импульсных помех.
60 б5
Аналого-цифровой преобразователь, содержащий блоки компараторов, делитель напряжения, кодирующую матр ицу, регистр кода со схемами «И», линейно-декодирующий преобразователь, реверсивно-сдвигающий регистр и генератор тактов, отличающийся тем, что, с целью улучшения защиты устройства от импульсных помех, в него введены дополнительные компараторы, дополнительные схемы «И», «ИЛИ», до полнителыный линейно- декодирующий преобразователь, причем выходы дополнительных схем «И», управляющие сдвигом реверсивно-сдвигающего регистра, подключены к нулевым входам триггеров регистра кода, одни входы одной группы дополнительных схем «И» подключены к выходу первой схемы
«ИЛИ», входы которой соединены с нулевым выходом первого и единичным выходом второго дополнительного компаратора, одни входы другой группы дополнительных схем «И» подключены к выходу схемы «И», входы которой соединены с единичным выходом первого и нулевым выходом второго дополнительесли помеха положительной полярности— больше U, = "" .(z + 1) .
5
В этом случае либо с нулевого выхода дополнительного компаратора 19, либо с единичного выхода дополнительного компаратора ,18 на входы дополнительной схемы «ИЛИ»
21 подается разрешающее напряжение, а на
10 . ,входы схемы «И» 20 — запирающие напряжения с выходов обоих компараторов.
С выхода схемы «ИЛИ» 21 подается разрешающее напряжение на схемы «И» 18 — 15, а с выхода схемы «И» 20 — запирающий потенциал на схемы «И» 15, 16, 80.
Второй импульс с выхода тактового генератора 28 через схему «И» 29 и триггер 26 переводит триггер 10 в состояние «0», Импульс с выхода триггера 10 поступает на схемы «И» 18, 16, а так как на один из входов схемы «И» 18 подан разрешающий потенциал с выхода схемы «ИЛИ» 21, а на один из входов схемы «И» 16 — запрещающий потенциал с выхода схемы «И» 20, на вы лде схемы «И» 18 появляется сигнал, который поступает на единичный вход триггера 9 PCP и на нулевые вхсды триггеров 8> — 8„перьвого разряда регистра кода. Схема возвращается в состояние первого такта.
З0 Далее работа схемы протекает аналогично.
Оцифровка первого разряда считается законченной, если во втором такте появляется разрешающий потенциал на выходе схемы
«И» 20, а запрещающий — на выходе схемы
35 «ИЛИ» 21 и происходит сдвиг вправо.
Оцифровка последнего разряда будет закончена тогда, когда на выходе схемы «И»
80 появится сиинал, ноторый,переведет управляющий триггер 27 в нулевое состояние.
Предмет изобретения
385392
Составитель Ю. Еркин
Техред Т. Ускова
Редактор Н, Синицына
Корректоры Л. Царькова и В. Брыксина
Заказ 505/1557 Изд. № 650 Тираж 780 Подписное
ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, 7К-35, Раушская наб., д. 4/5
Тнп. Харьк. фил, пред. «Патент» ного компаратора; вторые входы первой и второй групп дополнительных схем «И» подключены к выходам соответствующих триггеров реверсивно-сдвигающего регистра; входы дополнительных схем «ИЛИ», управляющих дополнительным линейно-декодирующим преобразователем, соединены с выходами триггеров регистра кода и ревероивно-сдвигающего реги1стра; вход первого дополнителыного компаратора соединен с выходом линейнодекодирующего преобразователя, вход второ5
ro дополнительного компа ратора,подключен к выходу дополнительного линейно-декодирующего преобразователя.
