Цифровой дифференциальный анализатор

 

И- f 382

ОП ИСАН

ИЗОБРЕТЕНИЯ

1о)оз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №

Заявлено ОЗ.Ч.1971 (№ 1651845/18-24) с присоединением заявки №

Приоритет

Опубликовано 21 Ч1.1973. Бюллетень № 27

Дата опубликования описания 1б.Х.1973

М. Кл. б 06j 1/03

Государотееннын комитет

Саовто Министров Саар оо делам нзоаретеннй и открытий

УДК 681.332.64 (088.8) Авторы изобретения

О. Б. Макаревич, Б. М. Баев и П. М. Рыбаков

Таганрогский радиотехнический институт

Заявитель

ЦИФРОВОЙ ДИФФМЕЙЦИАЛЬЙЫЙ АНАЛИЗАТОР

Изобретение относится к управляющим машинам, применяемым в бортовой аппаратуре для решения задачи о пределения ориентации летательных аппаратов.

Известен цифровой дифференциальный ан ализатор для решения системы разностных уравнений.

Ч1т) (и+1) = азу»Ч е (и- т) /з)»Ч1>е (»+т)>

Ч/е)(»+т): /аупЧ91(п-, т) />j »V+i3(»+т) >

+т) > Ч>, >е(+т) /zpggfl (+т)

j=1,2,З... связывающих направляющие косинусы и угловую скорость летательного аппарата, в котором учтены все особенности системы уравнений н аправляющих косинусов. В этом ЦДА на шаге интегрирования новое значение каждого направляющего косинуса вычисляется один раз и поступает в качестве подинтегральной функции непосредственно, а также через преобразователь кода на входы специального коммутатора, управляемого приращениями двух независимых переменных. В качестве независимых переменных иопользуется текущая информация Vq; с соответствующих датчиков.

С выходов коммутатора снимаются некванпованные приращения сразу двух слагаемых системы уравнений (1), которые содержат в качестве сомножителя один и тот же направляющий косинус.

Увеличение быстродействия и упрощение блока управления достигается путем жесткого соединения в вышеуказанном ЦДА блоков между собой в определенном порядке, необ5 ходимом для одновременного вычисления приращений трех направляющих косинусов, согласно алгоритму (1). Так как j=l, 2, 3, то вычисление приращений девяти направляющих косинусов на каждом шаге интегрирова10 ния осуществляется в три этапа, на каждом этапе реализуя алгоритм (1) с конкретным значением j. По сравнению с обычным ЦДА последовательного типа, предназначенного для вычисления направляющих косин усо, 15 быстродействие прототипа увеличено в 6 раз, а оборудование его возросло всего на два цифровых интегратора. Однако, прототип имеет тот недостаток, что он оперирует с кванто.ванными приращениями направляющих коси20 нусов, что не позволяет использовать возможность сокращения затрат оборудования, потенциально заложенных в его структуре. Использование квантованных приращений связано не только с расходом оборудования, необ2 ходимого для коррекции неквантованн ых приращений, квантования их и хранения квантованных:приращений, но и .с ухудшением точ.ности вычислений текущих значений направляющих косинусов.

30 Цель изобретения — дальнейшее сокраще387395 ние расхода оборудования HB построение

ЦДА, для вычисления направляющих косинусов, а также повышение точности этих вычислений. Это достигается с помощью новых связей блоков ЦДА, позволяющих оперировать полноразрядн ыми приращениями направляющих косинусов. В предлагаемом ЦДА каждая из запоминающих ячеек, предназначенная для хранения текущих значений направляющих косинусов имеет два выхода. Через выход, связанный со средним разрядом запоминающей ячейки, информация на старшей половине поля ячейки выводится для использования в вычислениях полноразрядных приращений направляющих косинусов. Одновременно через выход, связанный с младшим разрядом ячейки, информация со всего поля ячейки выводится для вычисления нового значения направляющего косинуса. На входы выходных сумматоров, предназначенных для вычисления текущих значений направляющих косинусов, одновременно со старыми значениями этих величин поступают полноразрядные приращения направляющих косинусов, вычисляемые на данном шаге интегрирования.

На черте>ке приведена блок-схема предлагаемого ЦДА.

В состав каждого из блоков 1, 2 и 8 запоминающих ячеек входят три ячейки, предназначенные для приема, хранения и выдачи последовательных кодов трех направляющих косинусов. Направляющие косинусы l„, l», l,.„ хранятся в блоке 1; 1 о .4, 12 — в блоке 2, а

4ь l3$ 133 — в блоке 8. Каждый из блоков, кроме трех ячеек, содержит специальный триггер для фиксации, начиная с середины каждого этапа интегрирован ия, знаков направляющих косинусов в порядке их участия в вычислительном процессе. В качестве запоминающих ячеек целесосбразно использовать линии задержки или регистры. Блок управления 4 служит для управления всеми блоками ЦДАпомощью управляющих сигналов, вырабатываемых в этом же блоке. В начале каждого этапа интегрирования в каждом из заломинающих ячеек блоков 1, 2 и 3 с выхода 5 блока управления 4 поступает сигнал, подключающий к выходам блока ячейку, хранящую тот направляющий косинус, который необходим для.вычислительного процесса на данном этапе интегрирования. Блок ввода текущей информации б предназначен для преобразования информации, поступающей на его входные шины 7 от управляемого объекта обычно в виде непрерыг>ных величин, в наиболее пригодную для использования в ЦДА форму, т. е. в поток приращений.

Перед каждым шагом интегрирования по сигналу, поступающему из блока управления

4 на вход 8 блока ввода текущей информации б, на входах 9, 10, 11, 12, И, и 14 коммутаторов 15, 1б и 17 устанавливаются новые значения приращений независимых перемененных, которые фиксируются в течение всего шага интегрирования, На входах 12 и 14 фиксируется

1О

20 г зо

65 приращение независимой переменной 7ср,; на входах 9, И вЂ” Гсрг, на входах 10, 11 — 7срз.

Каждый из коммутаторов 15 — 17 состоит из четырех двувходовых схем совпадения и двух собирательных, схем на два входа. Коды направляющих косинусов, начиная со средних разрядов ячеек, с выходов запоминающих ячеек блоков 1, 2, 8 проходят соответственно на выходы 18, 19, 20, если текущая ин формация, поступающая соответственно на управляющие входы 10, 12 и И имеет отрицательный знак.

Если же текущая информация имеет положительный знак, то .на выходы 18, 19, 20 проходят коды с выходов преобразователей кодов

21, 22 и 23. Последовательные коды направляющих косинусов, начиная со средних разрядов ячеек, проходят выходы 24, 25 и 2б с выходов запоминающих ячеек соответственно блоков 1, 2 и 8, если текущая информация, поступающая соответственно на управл яющие входы 9, 11, 14 положительного знака. Если же текущая информация отрицательного знака, то на выходы 24, 25 и 2б проходят коды с выходов преобразователей кодов 21, 22 и 28.

Преобразователи кодов 21 — 23 последовательного действия предназначены для перехода от кодов направляющих косинусов, поступающпх на их входы, к дополнительным кодам этих же величин.

Если >ке на какой-либо вход коммутатора не поступает текущая информация, то н а соответствующий выход этого коммутатора не проходит код направляющего косинуса. Так, например, если Vq;i=«0», то на выходы 19

26 коммутаторов 16 и 17 не проходят коды соответствующих направляющих косинусов.

Для сложения неквантованных приращений слагаемых правых частей уравнения системы (1) предназначены сумматоры 27, 28 и 29, на входах которых получаются неквантованные (полноразрядные) приращения направляющих косинусов,,соответственно Vl», Vl>;, Vl».

Выходы двухвходовых сумматоров 27, 28, 29 соединены со входами выходных сумматоров 80, 81 и 32 соответственно. Выходные сумматоры 30 — 82, вторые входы которых соединены с выходами соответственно запоминающих ячеек блоков 1, 2, 3 предназначены для вычисления текущих значений направляющих косинусов.

Шины 33 служат для ввода исходной информации в запоминающие ячейки блоков 1, 2, 8 и вывода результатов решения задачи.

Шаг интегрирования состоит из трех эта пов. На каждом этапе одновременно вычисляются текущие значения трех направляющих косинусов.

Работа предлагаемого ЦДА совершенно один акова на всех трех этапах шага интегрирования.

Рассмотрим работу ЦДА на одном из этапов и-го шага интегрирования. Управляющим импульсом из блока управления 4, поступающим в начале этапа интегрирования в запоминающие ячейки блоков 1, 2, 8, осуществля387395 ется подключение тех запоминающих ячеек к выходам этих блоков, которые должны участвовать в вычислительном процессе н а данном этапе, причем младшими разрядами выбранные ячейки подключаются к одним выходам вышеуказанных блоков, а средними — ко вторым выходам. С выходов запоминающих ячеек блоков 1, 2, 8, подключенных к средним разрядам выбранных ячеек, направляющие

КОСИНУСЫ 11;„, 13;п, 4;, ВЫЧИСЛЕННЫЕ На ПРЕДЫдущем шаге интегрирования, в посл едовательном коде, начиная со средних разрядов, поступают непосредственно, а также через преобразователи кодов 21, 22, 28 на входы коммутатора 15, 16, 17 соответственно. Одновременно эти же направляющие косинусы с выходов запоминающих ячеек блоков 1, 2, 8, подключенных к младшим разрядам выбранных ячеек, в последовательном коде, начиная с младших разрядов, поступают на входы выходных сумматоров 80, 81, 82 соответственно.

Как только коды знаков направляющих косинусов появятся на тех выходах запоминающих ячеек блоков 1, 2, 8, которые )подключены к средним разрядам запоминающих ячеек, управляющим импульсом из блока управления 4 коды знаков фиксируются в специальных триггерах, а вышеуказанные выходы отключаются от средних разрядов ячеек и подкл ючаются к выходам триггеров, фиксирующих коды знаков до конца этапа интегрирова ния.

В процессе интегрирован ия в освободившиеся разряды запоминающих ячеек записываются последовательные коды новых значений направляющих косинусов, вычисляемые в выходных сумматорах 80, 81, 82.

Для управления работой коммутаторов 15, 16, 17 на управляющие входы каждого из них поступают приращения двух независимых переменных. Некван(гованные )приращения шести слагаемых правых частей трех уравнений системы (1) в последовательном коде с выходов этих коммутаторов поступают на входы двухфазовых сумматоров 27, 28, 29.

Последовательный код полноразрядного приращения направляющего косинуса 7l; +0 поступает на вход выходного сумматора 80 " выхода двухвходового сумматора 27, на входы которого поступают последовательные коды н еквантованных приращений слагаемых

12 .Лц3(n+1) — 13jnV(p2(n+1) с выходов 25, 20 коммутаторов 16, 17 соответственно. На вход выходного сумматора 81 поступает последовател ьный код полноразрядного приращения на правляющего косинуса 713;(„+1) с выхода двухвходового сумматора 28, на вход которого подаются в последовательном коде неквантованные приращения слагаемых 1@ Vcp1(,,+1)— — l»nVñp3(n+1) С ВЫХОДОВ 26, 18 КОММутатОрОВ

17, 15 соответственно. Последовательные ко10 ды неквантованных приращений слагаемых

1 1)„ ф3(„+0 — lgInV(p((n 1) ПОСтуцаЮт HB ВХОДЫ двухвходового сумматора 29 с выходов 24, 19 коммутаторов 15, 16 соответственно. Полноразрядное приращение VI3I(n 1) с выхода двухвходового сумматора 29 в последовательном коде поступает на вход выходного сумматора 82.

Полноразрядные приращения направляющих косинусов, поступающие на входы выход20 ных сумматоров 80, 81, 82, суммируются с одновремен но;поступающими HIB вторые входы этих сумматоров старыми значениями направл|яющих косинусов. В результате на выходах выходных сумматоров 80, 81,и 82 образуются

25 новые значен (я направляющих косинусов

le(n+1), 12 (n 1). 13;(,„+1) соответственно.

Новые значения направляющих косинусов с выходов выходных сумматоров 80 — 82 поступают для хранения в запоминающие ячейки

ЗО блоков 1, 2, 8 соответственно.

П р ед м ет изобретения

Цифровой дифференциальный анализатор, 35 содержащий запоминающие ячейки, подключен ные к блоку управления, блок ввода текущей информации, соединенный с блоком управления и с первыми и вторыми входами коммутаторов, выходами подключенных к

40 двухвходовым сумматорам, преобразователи кодов, выходные сумматоры, отличаюи(ийся тем, что, с целью повышения точности вычислений и уменьшения количества оборудования, первые выходы запоминающих ячеек подклю45 чены непосредственно и через преобразователи кодов к соответствующим коммутаторам, а вторые выходы — к первым входам выходных сумматоров, вторые входы которых соединены с соответствующими двухвходовымн

50 сумматорами, а выходы — с запоминающими ячейками и с шинами ввода исходной информации и выводов результатов решений задачи.

387395

Редактор С. Авдеева

Заказ 2709/10 Изд. М 703 Тираж б47 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, К-35, Раушская наб., д. 4(5

Типография, пр. Сапунова, 2

Составитель В. Орлова

Техред Т. Курилко

Корректоры; Е. Сапунова.и Л. Орлова