1т8г.тйо-тгч*я394940.м.к,1. н 03k 19/00удк 681.325.65:621.382 (088.8)

 

Оп исЯт1и е

Союз Советских

Социалистических

Республик

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства ¹ 321721

Заявлено 16.1Х.1970 (J% 1468126,. 18-24) Ч К t. Н 031< 19 00 с присоединением заявки ¹ —Государственный комнтет

Совета й1нннстров СССР ла делам нзооретеннй и открытнй

Приори гет

Опубликовано 22.VIII.1973. Бюллетень ¹ 34

Дата опубликования описания 21 XI1.1973

УДК 681.325.65:621.382 (088.8) г1ВТ01зы изобретения

П. В. Сивобород, Г. П. Липовецкий, В. И. Аствацатуров и В. В. Проценко

Заявитель

ЛОГИЧЕСКИЙ ЭЛЕИЕНТ

Изобретение относится к радиотехническим уст1тойствам.

По основному авт. св. ¹ 321721 известен логический элемент.

Предлагаемый логический элемент отличается от известного тем, что он содержит доtIoJIlIIèTåëüHûå ячейки:на двух МДП-транзисторах, о дин МДП-,транзистор каждой ячейки включвн между одним из выходов устройства и затвором МДП-транзистора, подключенного параллели|о .ключевым транзисгораьм первого и третьего каскадов, что з|начительно расширяет функциональные возможности логического элемента.

На фиг. 1 дана схема предлагаемого логического элемента; на фиг. 2 — временная диаграмма, поясняющая его работу.

Логический элемент содержит входны е

МДП-тра нзи стора 1 и 2, два,каскада на МДПтранзисторах 3 — 6, охваченных обратными связями через транзисторы 7 и 8 и выполняющих роль триггера, транзи|стор 9, который совместно с транзистором 4 реал|изует логическую функцию «ИЛИ», транзисторы 10 и 11, реализующие совмвстно с ключевым транзистором 6 выходного каскада триггера функцию «И», и третий каскад, содержащий и|нвертор на транзисторах 12 и 18 и тра нз исторы 14 16, реализующий функцию «ИЛИ».

Приметы за логическую единицу («1») уровень отрицательного напряжения и логический нуль («0») уровень. нулевого напряжвния.

При таком условии схема реализует логическую функцию = (А+В) (С+0).

Такт соответствует времени действия импульсов гг1, гр, гсо, причем импульс 1> мвньше по длительности и подан в противо1о фазе импульсам гГь газ

Предположим, что в исходном состоянии напряжение на выходе равно нулю (F=-0). Напряжение на входах А, В, С, D равно

А=1, В=О, С=1, D=1.

1;, При подаче тактовых импульсов (1-й такт), импульсы gg, нз закрывают транзисторы 7 и 8, что обеспечивает отключение обратных связей триггера, и транзисор 11, что ооеспечивает отключение инвертора на транзисторах 12 и

2и 18. Состояние триггера сохраняется за счет заряда затвор-подложки ключевых транзисторов4 и 6.

После отключения обратных, связей импульс q открывает транзисторы 1, 2, 14 и 16.

25 Входные напряжения А, В, С, D через открытые транзисторы 1, 2, 14 и 16 передаются на вход транзисторов 9, 4, И и 15 соответсгвенно. Транзистор 9 огкрывается (так как А=1), и напряжение в точке I становится равным нул ю.

394940

Транзисторы 9 и 4 реализуют схему «ИЛИ», так кяк достаточно открыть один из них, и напряжение в точке 1 равно нулю.

Транзисторы 13 и 15, реализующие схему

«ИЛИ» по вхо..(ям С и D, огкры ваются напряжением, поступающим с этих входов (так как

С== — 1, D==-1), и напряжение в точке II равно

Н 1, ) О.

По окончании такта напряжение ((! и (юз становится отрицательным, в результате чего трянизсторы 11 и 8 огкрываюгся,,нулевое напряжение точек 1 и II передается,на зат)воры транзисторов б и 10, которые закрываются, на:(ряжение на выходе становится отрицательным (F=I). Открытый транзистор 8 передает состояние F= 1 на вход транзистора 4 и подгверждает состояние триггера.

Следовательно, F= l в единсгве)нном случае, когда на затворы тра(нзисторов б и 10 подается нулевое на(пряжение, т. е. эти транзисторы реализуют схему «И».

Таким образом, по концу такта реялизовг)на фу!н,кц()гя

F (А+В) (C+D) .

Пре)д)положим, что напряжение,на входах меняется таким образом, что

А=О, В=I, С=0, D=О.

Та!ктовые иг(пульсы (2-й такт) отключают обратные связи триггера и передают входные нипряжения на зягворы тра))зисторс>в 9, 2, 13 и 15. Поскольку В = 1, то ггяпряяе)ние в гс п(ц I равно нулю. Та!к как C=O и Р=О, то транз)ьсторы 13 н 18 закрыты, .1(апря>кение г то!)ке II отрицательное. По окончании такта отрицательное напряжение ю открывает транзистоpbI 7 и 11, и состоя!ние точек I u II передается на входы транзисторов б и 10. Транзистор

10 открывается, и,на(пряжение на выходе стя(говигся раг>ным егу лю (F = 0) .

Открытый тра(нзистор 8 гюдтверждяст состоя(ние триггера.

Логическая операция Bb)!ïîë)(ÿåz!ñÿ во время действия тактовых импульсов, что обеспечивает повышенное быстродействие. Кроме того, результат логической операции за поз(1(нается па триггере и может храниться при отсутсг!в)ги таг()гонь(х им пульсов, т. е. предлагаемый логический элемент обладает потенциальным выходом, что обеспечивает его преимуществами перегд динамическими элемента хги.

Ниже приведена таблица истинности, в которой указа н соответ!ствующяй такт на вре5 менной диаграмме, по концу та(кта выполняегся операция.! в j с: j D !

ЪЪ т!!!;та

1 1 ! l

1 1 о 1

1 1

1 1

1 О

1 О

При необходимости выходной снг)гаюг моз0 >кет быть проинвертираван (Р) обычным инвер Tope&I. В этом случае элемент реа.тизует функцию (А+В) . (C+D)

Предлагаемый логический элемент на МДПтранзисторах .реализуется в виде полуггроводниковой интегральной микросхемы с использовя пнем МДП-технологии.

Предмет изобретения )о

Логичесиий) элемент по авт. св. ¹ 321721, от.ги LQ)oLLILLLLcwz тем, что, с целью расширения функциональных возможностей он содержит дополнительные ячейки на двух МДП-транзисторах, один МДП-транзистор каждой ячейки вкгпочен между одним из входов устройства и затвором гторого МДП-транзистора, под!ключеиного параллельно ключевым транзисторам первого н третьего каскадов.

10 о

1 (l

15 О

1 о

20 1

О ю5 О о о

О

1

О

О

О

1

1

О

1 о

О

О

О о

1

1 (I

О

О

1

О

О о

О

О о

1

1 !

394940 з.; с

a (v ) B(irbf юЩ

Составитель A. Белан

1 едактор T. Морозова

Техред Л. Богданова

Корректор Л. Новожилова

Заказ 5800 Изд. ¹ 1863 Тираж 780 Подписи.>с

ЦНИИГ1И Государственного комитета Совета Министров СССР по делам изобрете|пш и открытий

Москва, )K-35, Раушская наб., д. 4/5

Обл. тнп. Костромского управлении издательств, полигр;н1нш и книжной торгов:ш

Т

Фиг.2

1т8г.тйо-тгч*я394940.м.к,1. н 03k 19/00удк 681.325.65:621.382 (088.8) 1т8г.тйо-тгч*я394940.м.к,1. н 03k 19/00удк 681.325.65:621.382 (088.8) 1т8г.тйо-тгч*я394940.м.к,1. н 03k 19/00удк 681.325.65:621.382 (088.8) 

 

Похожие патенты:

Изобретение относится к электронике и предназначено для использования в логических устройствах на комплементарных МДП транзисторах, его задачей является упрощение логического элемента, решаемой за счет изменения связей истоков первого n-МДП и второго p-МДП транзисторов 3 и 2, позволившего использовать общие p-канальный и n-канальный МДП ключи 5 и 6 для формирования логических состояний функции F по обоим выходам 10 ДИЗЪЮНКЦИЯ F с t (F+t) и 12 ЗАПРЕТ F по t (F)

Изобретение относится к цифровой вычислительной технике и может использоваться в МДП больщих интегральных схемах устройств каскадной логики

Изобретение относится к устройству включения более высоких напряжений на полупроводниковой интегральной схеме с первой последовательной схемой из первого p-канального и первого n-канального транзистора, которая включена между выводом для первого высокого и выводом для первого низкого потенциала, с второй последовательной схемой из второго p-канального и второго n-канального транзистора, которая включена между выводом для первого высокого потенциала и первым входным выводом, причем точка соединения обоих транзисторов первой последовательной схемы соединена с выводом затвора второго p-канального транзистора и образует вывод для выходного сигнала, причем точка соединения транзисторов второй последовательной схемы соединена с выводом затвора первого p-канального транзистора, и причем вывод затвора второго n-канального транзистора образует второй входной вывод

Изобретение относится к области вычислительной техники и может быть использовано в сверхбольших интегральных схемах в качестве элементной базы устройств каскадной логики и конвейерной обработки данных, в частности при реализации арифметических и логических устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в МДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к вычислительной технике и может быть использовано в МДП интегральных схемах при реализации арифметических и логических каскадных устройств

Изобретение относится к цифровой вычислительной технике и может быть использовано в КМДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных

Изобретение относится к области аналого-цифровой микроэлектроники и может быть использовано в прецизионных измерительных устройствах СВЧ диапазона

Изобретение относится к вычислительной технике
Наверх