Устройство для умножения чисел

 

(») 42838О

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистимескнх

Республин (61) Зависимое от акт. свидетельства (22) Заявлено 05.07.71 (21) 1676153/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 15.05.74. Бюллетень № 18

Дата опубликования описания 12.12,74 (51) М. Кл. G 061 7/39

Гасударственный комитет

Совета Министров СССР ао делам изобретений н открытий (53) УДК 681.325.5 (088.8) (72) Авторы изобретения

В. А. Харьков и Л. А. Шумакова (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИСЕЛ

Предложенное устройство относится к области автоматики и вычислительной техники и может быть иопользовано при реализации технических средств дискретной автоматики и вычислительной техники.

Известны устройства для умножения чисел, содержащие два дешифратора чисел, входы которых связаны с входными шинами, а выходы — со входами матричного дешифратора, вьополненного на схемах «И», выходы которого подключены ко входам схем «ИЛИ» для отрицательных и положительных чисел, и формирователь знака, связанный с шинами знаковых разрядов сомножителей.

Недостатком известных устройств является большое количество элементов «И» матричного дешифратора и, как следствие это|го, сложенные схемы разрядных сборок, формирующие окончательный результат, так как один элемент матричного дешифратора, являющийся схемой совпадения, реализует только одну комбинацию результата с округлением для трех разрядов перемножаемых сомножителей.

Предложенное у стройсгво отличается тем, что в него введены коммутатор,кодов и два дешифратора групп чисел, входы которых связаны с выходами дешиф раторов чисел, а выходы — со входами матрично|го дешифратора. Матричный дешифратор содержит дополнительные схемы «И», связанные входами с выходами дешифрагоров чисел и дешифраторов групп чисел, а их выходы соединены со входами схем «ИЛИ» для отрицательных чи5 сел. Выходы схем «ИЛИ» для положительных и отрицательных чисел связаны с соответствующими входами фор мирователя знака и через коммутатор кодов, другими входами связанный с выходами формирователя зна10 ка, — с выход ными шинами устройства.

Это позволяет упростить устройство за счет уменьшения количества схем «И» в матричном дешиф раторе и упрощения схем «ИЛИ» для разрядов чисел.

15 На фиг. 1 приведена блок-схема предложенного устройства; на фиг. 2 — диаграммы состояний входов матричного дешифратора для трех разрядов с округлением для положительных и отрицательных чисел; на

20 фиг. 3 — пример выполнения принципиальной схемы дешифратора чисел и дешифратора IpyIIiII чисел; на фиг, 4 — пример выполнения функциональной схемы матричного дешифратора; на фиг. 5 — пример выполне25 ния гсринци пиальной схемы, разрядных схем

«ИЛИ» и формирователя знака.

Предложенное устройство содержит дешифраторы чисел 1I и 12 для каждо го сомножителя, матричный дешифратор 2, выполнен30 ный на схемах «И», разрядные сборки 3 и

428380

3 формирователь знака 4, причем дешифраторы чисел ll и 1, на входы которого посту,пают цифровые разряды сомножителей, по выходам связаны со входами матричного дешифратора 2, выходы которого подключены на входы разрядных сборок 3, а формирователь знака 4 связали по входам со знаковыми разрядами сомножителей, Кроме того, устройство содержит дешифраторы гру пп чисел 5 и 52 для каждого сомножителя, которые по входам связанны с дешифраторами чисел 11 и 1 соответственно, а .по выходам — с матричным дешифратором 2.

Для представления результата в дополнительном коде в матричный дешифратор 2 введены дополнительные схемы «И» 6, связанные по входам с дешифратора ми чисел

1l и 1 и дешиф раторами груп п чисел 5l и 5>, аразря,д,ные сборки 3 содержат схемы

«ИЛИ» 7 для отрицательных чисел и коммутатор кодов 8, причем схемы «ИЛИ» 7 связаны по входам с выходBI»H матричного дешифрагора 2, а по выходам — со входами коммутатора кодов 8, куда подключены также выходы схемы «ИЛИ» 9 для положительных чисел и выходы полусумматора 10 формирователя знака 4. Кроме того, формирователь знака содержит схемы за|прета 11, на вход KQToipblx подключены выходы полусумматора 10 и выходы схем «ИЛИ» 7 и 9.

Матричный дешифратор 2 содержит схемы

«И» 12 — 42.

Уменьшение количества элементов предложенного устройства за счет уменьшения количества схем «И» матричного дешифратора 2 и количество входов разрядных сборок

3 поясняются на фиг. 2, где да ны примеры диаграмм образования единичных выходов для трех разрядов как в прямом, так и до|полнительных кодах. На диаграммах показаны объединенные состояния (очерченные тонкой линией), часть которых является общими как для различных разрядов, так и для

lIIpHMoirD и дополнительно кодо в. Объединенные состояния реализуются одной схемой

«И» в матричном дешифраторе 2 в отличии от известных устройств, где каждый единичный выход реализуется своей схемой «И».

Такое объединение достигаегся за счет дешифратора пропп чисел, при этом дешифратор групп чисел не вносит задержек и получается достаточно экономичным.

Предложенное устройство предоставляет собой двухступенчатый дешифратор, на первой ступени которого дешифраторами чисел 11 и

12 и деши фраторами грувп чисел 51 и 52 дешифрируются комбинации значений циф ровых разрядов сомножителей, и на второй ступени матричным дешифратором 2 дешифрируются те комбина ции сомножителей, которые соответсввуют наличию единичного сигнала в одном или нескольких разрядах произведения, причем рассматриваются положительные и отрицательные числа произведения в дополнительном коде с округлением

1О

4 до трех цифровых разрядов. В предложенном устройстве за счет введения дешифратора групп дешифрируется большое число комбинации значений цифровых разрядов сомножителей; до полнительные комбинации представляют собой грунины чисел, образуемые в соответствии с объеди ненными состояниями диагра ммы (см. фиг. 2).

Введение этих комбинаций позволяет форми ровать единичный сипнал с помощью одной схемы совпадения в матричном дешифраторе для rpyillill чисел сомножителей для одного или нескольких цифровых разрядов положительных или отрицательных чисел произведения. Знак произведения формируется как сумма по модулю двух знаковых разрядов сомножителей. В зависимости от знака произ ведения коммутатор кодов 8 пропускает на выход сигналы схем «ИЛИ» 7 и 9 положительных или отрицательных чисел, обеспечивая представление результата на выходе устройства в дополнительном коде.

Для отрицательных чисел сигналы сборок запрещают прохождение единичного сигнала полусумматора 10 через схемы aaillpera 11, обеспечивая однозначное предста вление нуля.

Рассмотрим работу устройства на примере конкретных чисел сомножителей Х= — 3 и

Y=+7.

Сом ножители поступают на устройство в

illpII»o» коде, т. е. Х„,= 1; X> — — 0; Х = 1; Х1 — — 1 и Узн=0; Ya=1i У =1; У,=1.

Прямые и инвертированные значения сигналов каждого из трех цифровых разрядов сомножителей поступают на дешифраторы чисел 1 и 11 и дешифраторы груп п чисел 51

5>, а прямые значения кодов знаковых разрядов соиножителей — на формирователь знака 4. После поступления сигналов появляется положительный потенциал на одном из выходо в каждого дешифратора чисел 1l и 12— выходы Аз для Х и В для У (см. фиг. 3 и фиг. 4) и на одном или нескользких выходах каждого дешифратора груп п чисел 51 и 52—

Вых оды А — g и Аз q для X u Bq — 7 и Bq — 7 для

Появление положительного потенциала на указанных входах матричного дешифратора 2 (см. фиг. 4) вызывает появление отрицательного потенциала на выходах 12-ой, 21-ой и

34-й схем сов падения матричного дешифрато ра и соответственно на 12-ом, 21-о» и 34-ом входах разрядных сборок (см. фи г. 5).

Наличие отрицательного потенциала на этих входах приводит к появлению положительного потенциала на выходах разрядных сборок. Одновременно поя вляется положительный потенциал на выходе полусумматора 10 формирователя знака 4, .который разрешит прохождение положительного потенциала на выход коммутатора кодов 8. Положительный потенциал не пройдет на выход,,поскольку соответствующая схема совпадения коммутатора кодов 8 закрыта отрицательным потенциалом с выхода формирователя знака 4. Положительный потенциал про5 ходит на выход устройства. Наличие положительного потенциала на .выходе разрядных сборок 3 разрешает прохождение положительного потенциала на выход формирователя знака 4. Таким образом, на выходе устроиспва Z,„,=1; Z3 — — 1, Z — 0; Z =1, что соответствует числу произведения Z= — 3 в дополнительном коде, являющемуся результатом округления до трех разрядов числа — 21.

Предмет изобретения

Устройство для умножения чисел, содержащее два де шифратора чисел, входы которых связаны с входными шинами, а выходы — со входами матричного дешифратора, выходы которото подключены ко входам схем «ИЛИ» для отрицательных и положи428380

6 тельных чисел, и формирователь знака, связанный с шинами знаковых разрядов сомножителей, отличающееся тем, что, с целью у проще ния устройства, в него возведены

5 коммутатор и кодов и два дешифратора групп чисел, входы которых связанны с выходами дешифраторов чисел, а выходы — со входами матричного дешифратора, причем матричный дешифратор содержит дополни10 тельные схемы «И», связанные входами с выходами дешифраторов чисел и дешифраторов групп чисел, а их выходы соединены со входами схем «ИЛИ» для отрицательных чисел, выходы схем «ИЛИ» для положитель15 ных и отрицательных чисел связаны с соответствующими входами формирователя знака и через коммутатор кодов, другими входами связанный с выходами формирователя знака, — с выходными шинами устройства.