Запоминающее устройство

 

зтт т1@,,Р 1

lI 4-:1 -:":" ;;,-тх„ч,,,-,.т,.

О П Й C: À"H=È Е

ИЗОБРЕТЕН ИЯ

<1 ц 44424l

6ав! Свветскик

Фонивлистнчесннх

Реснублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 05.01.73 (21) 1876721/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 25.09.74. Бюллетень № 35

Дата опубликования описания 27.10.76 (51) М. Кл. G llc 11/06

Государственный KOMHTOY

Совета Министров СССР по лелем изобретений и открытий (53) УДК 681.327.66 (088.8) (72) Авторы изобретения

В. В. Веселовский и В. М. Гриць (71) Заявитель

Особое конструкторское бюро вычислительной техники Рязанского радиотехнического института (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (и ($>

z > х Оу

25 так как

ХЯХ= О, gQ+0=Х

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств (ЗУ)

ЦВМ.

Известны феррит-диодные запоминающие устройства, в которых запись и считывание информации осуществляются за один такт.

При обращении к ЗУ наиболеераспространенной операцией является замена информации, хранившейся в ячейке памяти, на новую с использованием предыдущей информации. Такая операция выполняется за два такта: в первом считывается информация, ранее хранившаяся в ячейке памяти, а во втором записывается новая.

Цель изобретения — повышение быстродействия ЗУ за счет совмещения во времени тактов записи и считывания при замене информации. Этот эффект достигается за счет того, что при записи информации в ячейку полноточного феррит-диодного ЗУ воспроизводятся сигналы, возникающие в выходных шинах, которые затем суммируются по модулю два с входным кодом. Как известно, запись информации в ячейку полноточного феррит-диодного ЗУ за один такт возможна .за счет одновременного формирования тока считывания в тех разрядах, где необходимо записать «нуль», и тока записи в разрядах, где необходимо записать «единицу». При этом в выходных шинах возникают сигналы, соответствующие коду, образованному путем поразрядного суммирования по модулю два кода, хранившегося в ячейке памяти, и входного кода.

10 где Z®„— выходной сигнал в (-ом разряде;

Л „ — i-го разряд запоминающей ячейки;

Y,"„> — i-го разряд входного кода;

Q+ — знак поразрядной операции «сумма по модулю два».

При суммировании по модулю два входного кода и кода, возникающего в выходных шинах, образуется результат, соответствующий значению кода, хранившегося в ячейке до записи новой информации

444241

Предлагаемое устройство отличается от известных тем, что в каждом разряде содержится сумматор по модулю два, один из входов которого соединен с выходом усилителя воспроизведения, а второй — с выходом соответствующего триггера регистра числа.

Структурная схема предлагаемого ЗУ приведена на чертеже.

Устройство состоит из полноточного феррит-диодного накопителя 1, выходные шины которого соединены с усилителями 2 воспроизведения, а разрядные шины подключены к выходам двухполярных формирователей 3 разрядных токов, причем управление полярностью разрядных токов осуществляется триггерами 4 регистра 5 числа. Выходы триггеров 4 усилителей 2 воспроизведения соединены с входами сумматора 6 по модулю два.

Устройство работает следующим образом.

На вход регистра 5 числа поступает слово, которое необходимо записать в ячейку накопителя 1. В зависимости от состояния триггеров 4 в каждом разряде возбуждаются двухполярные формирователи 3 разрядных токов. Сигнал в выходной шине данного разряда накопителя 1 возникает, если триггер хранит «нуль» и двухполярный формирователь разрядных токов вырабатывает ток считывания, а запоминающий элемент находился в единичном состоянии, или если триггер хранит «единицу» и формирователь вырабатывает ток записи, который перемагничивает запоминающий элемент, в котором хранился

«нуль». Выходные сигналы усиливаются усилителями 2 воспроизведения и подаются на

5 вход сумматора 6 по модулю два, На второй вход сумматора 6 по модулю два подается сигнал с выхода триггера регистра 5 числа. С выходом сумматоров 6 по модулю два снимается код, соответствующий слову, ранее

10 хранившемуся в ячейке накопителя 1. Для выполнения операции считывания без замены информации необходимо у тановить триггер

4 в «нуль».

Предмет изобретения

Запоминающее устройство, содержащее полноточный феррит-диодный накопитель, выходные шины которого соединены с усили20 телями воспроизведения, а разрядные шины подключены к выходам двухполярных формирователей разрядных токов, управляющие входы которых соединены с нулевыми и единичными выходами триггеров регистра числа, 25 отличающееся тем, что, с целью повышения быстродействия, оно содержит в каждом разряде сумматор по модулю два, один из входов которого соединен с выходом усилителя воспроизведения данного разряда, а зО другой вход соединен с выходом соответствующего триггера регистра числа.