Микропрограммный процессор с восстановлением при сбоях

 

ОПИСАНИЕ

ИЗОБРЕТЕ Н И Я

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и1 470806

Союз Советскик

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 21.02.73 (21) 1885225/18-24 с присоединением заявки № (32) Приоритст

Опублпко: ано !5.05.75. Бюллетень ¹ 18

Дата опубликованпя описания 20.08.75 (51) М. Кл. Ci 06f 9! 14

Ci 06f 11/00 ф 3й -

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) i ДK 681.325(088.8) (72) Авторы изобретения В. М. Долкарт, Ю. М. Евдолюк, Б. М. Каган, М, М. Каневский, Г. Х. Новик и В. Н. Степанов (71) Заявитель (54) MHК1 ОnPOr1 AMMHbin rr1О1iЕССО1*

С ВОССТАНОВЛЕНИЕМ ПРИ СБОЯХ

Изобретение относится к вычислительной технике и, в частности, к проектированию процессоров с контролем.

Известны микропрограммные процессоры с восстановлением при сбоях, содержащие блок регистров, первый выход которого соединен выходной магистралью с первыми входами блока контроля и арифметнко-логического блока, второй вход которого соединен со вторым выходом блока регистров, а выход соединен со вторым входом блока контроля, с первым входом регистра адреса микрокоманд, с первым входом блока сопряжения с оперативной памятью и входной магистрал»к> с первым входом блока регистров, второй вход которого соединен со вторым входом арифметико-логического блока и с первым выходом блока управления, второй выход которого соединен с третьим .входом блока контроля, первый выход блока контроля соединен со счетным входом счетчика сбоев, единичный выход старшего разряда которого соединен со вторым входом регистра адреса микрокоманд, выход которого соединен со входами регистра адреса повтора и блока памяти микрокоманд, выход которого соединен со входом регистра микрокоманд, выход регистра микрокоманд соединен со входом блока управления и с четвертым входом блока контроля, второй выход которого соединен со входом гашения счетчика сбоев, третий выход блока управления соединен со вторым входом блока сопряжения с оперативной памятью, выход которого соединен входной магистралью с пер5 вым входом блока регистров.

Однако в известных устройствах восстановление работы при сбоях возможно при выполнении не всех микрокоманд. При выпол-, нении некоторых микрокоманд, размещающих

10 результат операции на месте исходных данных, восстановление работы Не производится и случайный сбой фиксируется как отказ аппаратуры. Это снижает надежность работы.

Кроме того, размещение признаков восста15 новления в микрокоманде увеличивает ее разрядность и приводит к увеличению затрат оборудования в памяти микрокоманд.

Целью настоящего изобретения является сокращение оборудования на восстановление

20 работы.

Предлагаемый микропрограммный процессор с восстановлением при сбоях отличается от известных тем, что он дополнительно содержит регистр промежуточных результатов

25 и две группы схем «И», причем первый вход регистра промежуточных результатов соединен с выходом арифметико-логического блока, второй вход — с первым выходом блока управления, а выход — входной магистралью

30 блока регистров с первым вхочом блока ре470806 гистров и с пятым входом блока контроля, выход которого соединен с первыми входами первой группы схем «И», вторые входы которых соединены с нулевым выходом старшего разряда счетчика сбоев, третьи входы соединены с выходом регистра адреса повтора, а выходы соединены с третьим входом регистра адреса микрокоманд, второй выход блока контроля соединен с первыми входами второй группы схем «И», вторые входы которых соединены с выходом регистра микрокомапд, а выходы — с четвертым входом регистра адреса микрокоманд.

Блок-схема процессора показана на чертеже.

В ходе работы процессора промежуточные результаты вычислений размещаются в блоке регистров 1. Содержимое любого регистра блока регистров 1 может быть подключено к выходной магистрали 2, которая используется в качестве первого входа арифметикологического блока 3, второй вход которого связан с одним из регистров блока регистров.

Подключением информации из олока регистров 1 к выходной магистрали 2 и выбором типа операции, выполняемой арифметико-логическим блоком 3, управляет блок управления 4. Арифметика-логический блок выполняет операции сложения, вычитания, логические операции над операндами, подключенными к его входам, или операции сдвига и передачи информации с выходной магистрали

2 в блок регистров 1. Информация с выхода арифметико-логического блока 3 подключается к входной магистрали 5 и может быть передана в любой регистр блока регистров 1.

Все передачи и преобразования информации проверяются блоком контроля 6.

Обмен информацией с оперативной памятью производится через блок сопряжения с оперативной памятью 7.

Работа блока управления 4 определяется содержимым регистра микрокоманды 8.

В ходе микропрограммы выполнения команд микрокоманды выбираются в регистр микрокоманд 8 из памяти микрокоманд 9. Адрес выбираемой микрокоманды определяется содержимым адресного регистра микрокоманды 10.

После выборки текущей команды из оперативной памяти в блок регистров 1 код операции передается в адресный регистр микрокоманды 10 через его первый вход и процессор переходит к выполнению микропрограммы, Микропрограммы строятся так, чтобы выполнение одной микрокоманды не разрушало исходных чисел, используемых в этой микрокоманде. Для реализации этой возможности введен регистр 11 промежуточных результатов.

При выполнении микрокоманд, не требующих размещения результата на месте исходного операнда, информация с выхода арифметико-логического блока 3 через входную магистраль 5 передается на первый вход бло65

Предмет изобретения

Микропрограммный процессор с восстановлением при сбоях, содержащий блок ре4 ка регистров 1. Выполнение микроопераций, требующих размещения результата на месте исходного операнда, производится с помощью двух микрокоманд. Первая микрокоманда выполняет необходймые преобразования и передает результат в регистр 11 промежуточпь х результатов через его первый вход. Вторая микрокоманда передает содержимое регистра промежуточных результатов в блок

10 регистров 1.

Блок конпгроля 6 проверяет правильность выборки микрокоманд из памяти микрокоманд

9 и выполнение всех преобразований информации, включая передачу в регистр 11 про15 межуточных результатов. При отсутствии сбоя блок контроля 6 вырабатывает сигнал на шине 12 отсутствия сбоев и первая группа «И»

13 осуществляет передачу адресного поля ðåгнстра микрокоманды 8 в адресный регистр

20 микрокоманды 10 через его четвертый вход для выборки следующей микрокоманды, Перед установкой адресного регистра микрокоманды 10 его старое содержимое передается в регистр 14 адреса повтора.

25 При фиксации сбоя блок контроля 6 вырабатывает сигнал на шине 15 фиксации сбоя, который добавляет «1» к счетчику сбоев 16 и открывает вторую группу схем «И» 17, осуществляющих передачу информации из ре80 гистра 14 адреса повтора в адресный регистр микрокоманды 10 через его третий вход. Таким образом производится повторное выполнение микрокоманды, в которой зафиксирован сбой.

З5 Если повторное выполнение микрокоманды происходит без сбоя, то блок контроля 6 вырабатывает сигнал на шине 12 отсутствия сбоя, который гасит счетчик сбоев 16 и передает через первую группу схем «И» 13 адрес

40 следующей микрокоманды из регистра микрокоманды 8 в адресный регистр микрокоманды 10. Таким образом, при случайных сбоях процессор продолжает нормально функционировать.

45 Если при повторном выполнении микрокоманды снова зафиксирован сбой, то сигнал на шине 15 фиксации сбоя добавляет «1» к счетчику сбоев 16 и открывает вгорую группу схем «И» 17.

Содержимое регистра 14 адреса повтора передается в адресный регистр микрокоманды 10, и снова повторяется выполнение микрокоманды, в которой обнаружен сбой.

Когда старший разряд счетчика сбоев 16

55 устанавливается в «1», производится фиксация отказа. При этом вторая группа схем «И»

17 закрывается, возбуждается шина 18 гашения адресного регистра, и процессор переходит к процедуре обработки отказа, микро60 программа которой начинается с нулевой ячейки памяти микрокоманд 9.

470806

Составитель Ю. Евдолюк

Текред Е. Подурушина

Корректор В. Брыксина

Редактор Б. Панкина

Заказ !984/4 Изд. № 1452 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Я-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 гистров, первый выход которого соединен выходной магистралью с первыми входами блока контроля и арифметико-логического блока, второй вход которого соединен со вторым выходом блока регистров, а выход соединен со вторым входом блока контроля, с первым входом регистра адреса микрокоманд, с первым входом блока сопряжения с оперативной памятью и входной магистралью с первым входом блока регистров, второй вход которого соединен со вторым входом арифметико-логического блока и с первым выходом блока управления, второй выход которого соединен с третьим входом блока контроля, первый выход блока контроля соединен со счетным входом счетчика сбоев, единичный выход старшего разряда которого соединен со вторым входом регистра адреса микрокоманд, выход которого соединен со входами регистра адреса повтора и блока памяти микрокоманд, выход которого соединен со входом регистра микрокоманд, выход регистра микрокоманд соединен со входом блока управления и с четвертым входом блока контроля, второй выход которого соединен со входом гашения счетчика сбоев, третий выход блока управления соединен со вторым входом блока сопряжения с оперативной памятью, выход которого соединен входной магистралью с первым входом блока регистров, отличающийся тем, что, 5 с целью сокращения оборудования на восстановление работы, он дополнительно содержит регистр промежуточных результатов и две группы схем «И», причем первый вход регистра промежуточных результатов соединен с

10 выходом арифметико-логического блока, второй вход — с первым выходом блока управления, а выход — входной магистралью блока регистров с первым входом блока регистров и с пятым входом блока контроля, выход

15 которого соединен с первыми входами первой группы схем «И», вторые входы которых соединены с нулевым выходом старшего разряда счетчика сбоев, третьи входы соединены с выходом регистра адреса повтора, а выходы сое20 динены с третьим входом регистра адреса микрокоманд, второй выход блока контроля соединен с первыми входами второй группы схем «И», вторые входы которых соединены с выходом регистра микрокоманд, а выхо25 ды — с четвертым входом регистра адреса микрокоманд.