Запоминающее устройство с автономным контролем

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ пц 476605

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 15.02.73 (21) 1886732/IS-24 с присоединением заявки № (32) Приоритет

Опубликовано 05.07.75. Бюллетень № 25

Дата опубликования описания 25,11.75 (51) М. Кл. G 11с 29/00

Государственный комитет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 681.327.6 (088.8) (72) Anòoðû изооpетс1Iия

В. В. Калашников, В. Н. Лаут и Д. Г. Штильмаи (71) Заявитсль (54) ЗАГ1ОМИНА1ОЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ

КОНТРОЛЕМ

Известно ЗУ с автономным контролем, содержащее накопитель, подключенный к регистру адреса и через первую и вторую группы схем «И» к регистрам числа, блок обнаружения неисправности, один вход которого соединен с дополнительными разрядами выходного регистра числа, информационные разряды которого подключены к одним входам третьей группы схем «И», и блок управления.

Однако в таком ЗУ число дополнительных разрядов и, особенно специальной аппаратуры резко увеличивается при увеличении допустимого числа неисправных запоминающих элементов в ячейке накопителя (включая дополнительные разряды). Число неисправных ячеек в накопителе бывает сравнительно невелико и часто составляет доли процента от общего числа ячеек. Оно достигает максимума при изготовлении первых экземпляров накопителя и уменьшается по мере улучшения технологии изготовления накопителя, поэтому применение самокорректирующих кодов и связанное с этим увеличение количества добавочного оборудования оказывается во многих случаях экономически нецелесообразным.

Описываемое устройство отличается от известного тем, что оно содержит блок повторения цикла и блок выделения адреса, входы которого подключены соответственно к выходам основных разрядов выходного регистра числа, блока обнаружения неисправности и блока управления, а выход — ко входу регистра адреса. Выход блока обнаружения неисправности соединен с другими входами тре5 тьей группы схем «И», входом блока управления и одним из входов блока повторения цикла, другой вход которого подключен к блоку управления, а выход — к другому входу блока обнаружения неисправности и блоку

Пз управления.

Зто позволяет упростить устройство и повысить его надежность.

Блок-схема ЗУ изображена на чертеже.

Устройство содержит накопитель 1 с дополй нительными разрядами 2, блок управления 3, регистр адреса 4, выходной регистр числа 5 с информационными б и дополнительными 7 разрядами, входной регистр числа 8, первую группу схем «И» 9, вторую группу схем «И» о 10, блок обнаружения неисправности 11, состоящий нз схемы выделения признака неисправной ячейки 12 и схемы фиксирования неисправности 13, блок выделения адреса 14, блок повторения цикла 15 н третью группу

25 схем «И» 16.

Входы блока 14 подключены соответственно к выходам î" íîâíûõ разрядов б регистра числа 5, блоков 11 и 3, а выход — ко входу регистра адреса 4. Выход блока 11 соединен с

:30 одними нз входов третьей группы схем «И»

476605

1 2

21+1

35 ао

5э

16, входом блока 3 и одним из входов блока

15, другой вход которого подкл|очеп к блоку управления, а выход — к блокам 3 и 11.

Введенные в устросйтво блоки 14 и 15 используются следующим образом. С помощью дополнительных разрядов 2 метят все неисправные ячейки накопителя 1. Для этого используют либо один полностью годный разряд (при его наличии в накопителе), либо несколько разрядов, содержащих неисправные запоминающие элементы и составляющих в совокупности полностью годный разряд. В каждую неисправную ячейку записывают каким-либо избыточным кодом так называемый

«адрес переадресации», т. е. адрес исправной ячейки, в которой хранится требуемая для

ЦВМ информация. Прп обращепии к устройству по признаку неисправности, хранящемуся в дополнительных разрядах, пз кода, считанного пз неисправной ячейки, восстанавливают код «адреса переадресации». Например, если «адрес переадресации» записать, повторив его нечетное количество раз, сколько позволяет разрядность ячейки, т. е. в виде

aà,...à иа,...а ...аа,...а где а1а ...ар — двоичное представление

«адреса переадресации», с тем, чтобы потом выделить его по мажоритарному принципу, то число неисправных запоминающих элементов в ячейке не должно превышать /г.

Любое обращение к ЗУ начинается со считывания. По коду адреса, поданному па регистр адреса 4, и сигналу запуска, поступившему на вход блока управления 3, происходит считывание информации из накопителя 1 и его дополнительных разрядов 2 на регистр числа 5. При отсутствии признака неисправной ячейки схема фиксирования неисправности 13 разрешает выдачу информации с регистра числа 5 через группу схем «И» 16, блокирует работу блока выделения адреса 14 и блока повторения цикла 15, и не оказываег влияния на работу блока управления 3. Б этом случае устройство работает как обычно, исключая то, что код числа при записи поступает в накопитель 1 через группу схем «И» 9 с регистра числа 8. Если же произошло обращение к неисправной ячейке накопителя 1, схема фиксирования неисправности 13 запрещает выдачу кода с регистра числа 5 через группу схем «И» 16, открывает входы блока выделения адреса 14 для приема кода с регистра числа 5, подготавливает к работе блок повторения цикла 15 и переводит блок управлешгя 3 в режим регенерации независимо от

5 !

О

Зо режима обращения к устройству. Код, считанный из накопителя 1 на регистр числа 5, поступает с последнего в блок выделения адреса

14, где из него выделяется код «адреса переадресации». Одновременно этот код через группу схем «И» 10 записывается обратно в накопитель 1. По окончании цикла работы ЗУ блок управления 3 передает код «адреса переадресации» с блока выделения адреса 14 на регистр адреса 4 и запускает блок повторения цикла 15. Сигналы с последнего посту.пают на вход блока управления 3 и осуществляют повторное обращение к устройству, блокируя на все время цикла работу схемы выделения признака неисправной ячейки 12.

При повторном обращении устройство работает аналогично.

Во всех случаях обращения к любой ячейке накопителя 1 код, считанный с дополнительных разрядов 2 на регистр 5, перезаписывается в дополнительные разряды 2 через группу схем «И» 10.

Для тестовой проверки накопителя 1 и дополнительных разрядов 2 и записи кода, содержащего в себе «адрес переадресации», в неисправные ячейки накопителя 1 и кода, хранящего признак неисправной ячейки, в дополнительные разряды 2, на вход схемы выделения признака неисправной ячейки 12 подается внешний сигнал, который запрещает его раооту. Эти коды записываются через регистр числа 8 и группу схем «И» 9.

Предмет изобретения

Запоминающее устройство с автономным контролем, содержащим накопитель, подключенный к регистру адреса и через первую и вторую группу схем «И» к регистрам числа, блок обнаружения неисправности, один вход которого соединен с дополнительными разрядами выходного регистра числа, информационные разряды которого подключены к одним входам третьей группы схем «И», и блок управления, отличающееся тем, что, с целью упрощения устройства и повышения его надежности, оно содержит блок повторения цикла и блок выделения адреса, входы которого подключены соответственно к выходам основных разрядов выходного регистра числа, блока обнаружения неисправности и блока управления, а выход — ко входу регистра адреса; выход блока обнаружения неисправности соединен с другими входами третьей группы схем «И», входом блока управления и одним из входов блока повторения цикла, другой в..од которого подключен к блоку управления, а выход — к другому входу блока обнаружения неисправности и блоку управления.

476605

Составитель В. Рудаков

Техред 3. Тараненко

Корректор H. Лебедева

Редактор Л. Утехина

Типография, пр. Сапунова, 2

Заказ 290277 Изд Ме 929 Тираж 648 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретешш и открытий

Москва, Ж-35, Раушская наб., д 4/5