Ассоциативное запоминающее устройство

 

> 477463

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свпд-ву— (22) Заявлено 13.11.72 (21) 1847317/18-24 с присоединением заявки №вЂ” (23) Пр пор птств

Опубликовано 15.07.75. Бюллетень № 26 (51) М. Кл. G 11с 15/00

Государственный комитет

Совета Министров СССР оо делам изобретений и открытий (53) УДК 681.327.6 (088.8) Дата опубликования описания 06.12.76 (72) Авторы изобретения

А. В. Городний, В. И. Корнейчук и А. И. Небукин

Киевский Ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической револктции (71) Заявитель (54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к области запоминающих устройств.

Известно ассоциативное запоминающее устройство, содержащее адресный накопитель, выход которого соединен с одними входами схем «ИЛИ» первой группы, выходы которых через блок декодирования подключены к регистру слова, соединенному с блоком кодирования, ассоциативный накопитель, входы которого подключены к выходу регистра адреса и выходам схем «ИЛИ» второй группы; счетчик, вход которого подключен к блошку управления, а выход — к дешифратору, распределительный блок, вход которого соединен с дешифратором, а выход — с регистром страницы; дешифраторы страниц, один из которых подключен к адресному накопителю, а другой — к регистру страницы, группы схем «И», триггер.

Недостатком известного устройства является то, что отказ одной или нескольких ячеек, кратность которого превышает коррек тирующую способность блока декодирования, приводит к снижению информационной емкости устройства на одну или несколько страниц, так как содержащие отказавшие ячейки страницы являются неработоспособными.

Описываемое устройство отличается от известного тем, что оно содержит схему определения режима работы, входы которой подключены к одному из,выходов ассоциативного накопителя и выходам регистра страницы и блока управления, а выход — ко входу триггера, выходы которого соединены с блоками

5 ккооддиирроовваания и декодирования и с управляющими входами схем «И»; информационные входы схем «И» первой и второй групп подключены к другому выходу ассоциативного накопителя, а выходы — к другим входам

Ip схем «ИЛИ» первой группы и входам блока декодирования соответственно; информационные входы схем «И» третьей и четвертой групп соединены с выходами блока кодирования, а выходы — со входами схем «ИЛИ»

15 второй пруппьт.

Указанные отличия позволяют увеличить информационную емкость устройства и повысить ттадежность его работы.

На чертеже изооражена блок-схема за

20 поминающего устройства.

Устройство содержит регистр адреса 1 со входом 2. Выход 3 регистра 1 соединен с адресным накопителем 4 и со входом ассоциативного накопителя 5, Выход накопите25 ля 5 соединен с другим входом регистра 1.

Накопители 4 и 5 имеют страничную организацию, а емкость их составляет соответственно Л и К ячеек (где!V))K) или р и с страниц. Выход б .накопителя 4 соединен с зо одними входамп схем «ИЛИ» 7 первой гру,i477463

3 пы, с другими входами которых через первую группу схем «И» 8 связан выход накопителя 5, а выходы схем «ИЛИ» 7 соединены со,входом блока декодирования 9. Выход накопителя 5 через вторую группу схем «И» 10 связан со входом блока 9, Выход блока 9 соединен с одним входом регистра слова 11, имеющим выход 12 и другой вход 13. Другой выход регистра 11 связан со входом блока кодирования 14, Выход блока 14 соединен со входом накопителя 4 н через третью группу схем «И» 15 —,с одними входами схем

«ИЛИ» 16 второй группы, с другими входами которых связаны через четвертую группу схем «И» 17 выходы блока 14, а выходы схем

«ИЛИ» 16 соединены со входом накопителя 5.

Управляющий выход блока 9 связан с блоком управления 18, имеющим вход 19 и выход 20, и со входом счетчика 21. Выход счетчика 21 соединен с блоком 18 и через дешифратор 22 — со входом распределительного блока 23. Выход блока 23 связан со входом триггера переполнения 24, выходы которого соединены с блоком 18. Блок 23 связал с регистром страницы 25, содержащим р разрядов (по числу страниц накопителя 5). Выход регистра 25 соединен через дешифратор страницы 26 с блоком 18 и непосредственно— с одним входом схемы 27 определения режима работы. Другой вход схемы 27 связан с выходом накопителя 5, а выход соединен со входом триггера 28. Один выход триггера 28 связан с управляющими входами схем «И»8, 15, а другой — с управляющими входами схем «И» 10, 17; кроме того, оба выхода триггера 28 соединены со входами блоков 9 и 14.

Выход регистра 1 связан через дешифратор страницы 29 с одними входами схем «И»

30 пятой группы. Другие входы схем «И» 30 соединены с выходом регистра 31 разрешеnnsr обращения к странице, содержащего р разрядов (по числу страниц в накопителе 4), а выходы схем «И» 30 связаны с блоком 18.

Регистр 31 имеет вход 32.

Входы 33 и 34 схем «И» 8 и 10, а также входы 35 и 36 схем «И» 15 и 17, подключенные соответственно к выходам накопителя 5 и блока 14, являются информационными.

Устройство работает следующим образом.

В исходном состоянии, когда в устройстве отсутствуют отказавшие ячейки, счетчик 21, регистр 25, триггеры 24 и 28 и регистр 31 находятся в нулевом состоянии, по мере появления ячеек с отказами содержимое счетчика 21 и регистра 25 будет изменяться, соответственно будет меняться режим работы накопителя 5.

Триггер 28 задает один из двух возможных режимов работы устройства в зависимости от того, к исправной илп отказавшей ячейке происходит обращение.

Допустим, до данного момента в устройстве отсутствовали отказавшие ячейки. При

Зо

4 этом все страницы накопителя 5 работают в первом режиме.

При обращении к ячейке и (1 <а. Ь"+К) адрес ее записывается на рсгистр 1. Триггер 28 остается в исходном положении (даже если ячейка находится в накопителе 5 (А +1< а=- Л +К) и из него в схему 27 поступает сигнал ияли пи ядрося) .

Прп записи слово с регистра ll поступает в блок 14 и записывается в накопитель (при 1 < а < Л ) плп через группу схем «И»

15 и группу схем «ИЛИ» 16 — в накопитель 5 (Л +1-= а-=- Л +1().

Прп считывании слово из накопителя 4 через группу схс/и «ИЛИ» 7 либо из накопителя 5 через группу схем «И» 8 и группу схе;1 «ИЛИ» 7 поступает в блок 9, а с его выхода записывается в регистр 11. Блок 9 определяет наличие отказа в ячейке и, если ячейка исправ1я, слово с регистра 11 выдается па выход 12.

В случае обнару>кения отказа в ячейке а правильное слово получают, например, путем считыв ипья из внешней памяти, (па чертеже не показана), затем, наприме„, последняя (q-я) страница накопителя 5 переводится во второй режим работы, при котором ячейки ее будут использоваться для обеспечения работоспособности отказавших ячеек устройства, в частности, ячейки а; (емкость устройства при этом уменьшится на одну страницу и будет составлять (p+q — 1) страниц). Пере вод q-й страницы накопителя 5 во второй режим работы осуществляется следующим образом. При обнаружении отказа в счетчик 21 записывается единица, кото рая через дешифратор 22, блок 23 поступает, например, в

q-й разряд регистра 25, соответствующий q-й странице накопителя 5. После дешифрации на выходе дешифраторя 26 появляется сигнал пя освобо>кдепие д-й страницы накопителя 5, по которому информация из этой страницы выводится в другое запоминающее устройство. Затем, например, в первую ячейку адресного поля q-й страницы накопителя 5, переведенной во второй режим работы, заносится адрес отказавшей ячейки а, предварительно записанный в регистр 1.

При обращении к отказавшей ячейке а после записи ее адреса в регистр 1 из накопителя 5 в схему 27 поступает сигнал наличия адреса и происходит переключение триггера 28 (так как в q-й разряд регистра 25, соответствующий q-й странице накопителя 5, содержащей ячейку а, записана единица).

Триггер 28, переключаясь, осуществляет изменение структуры блоков 9 и 14 таким ооразом, что, если раньше они использовали, например, групповой код (n, ), то после изменения их структуры они используют групповой код (nq, lc), где и, -, 2n . В этом случае устройство переводится во второй режим работы.

Рассмотрим второй режим работы устрой477463

5 ства (при обращении к отказавшей ячейке).

При записи слово с регистра 11 поступает в блок 14 измененной структуры, а с его выхода записывается в ячейку о. накопителя 4 и через группу схем «И» 17 и группу схем «ИЛИ» 16 — в первую ячейку информационного поля q-й страницы накопителя 5, имеющую ассоциативный признак с..

Прн считывании слово из накопителя 4 через группу схем «ИЛИ» 7 и из накопителя 5 через группу схем «И» 10 поступает в блок 9 измененной структуры, а с его выхода записывается в регистр 11 и выдается на выход 12.

По мере обнаружеш1я отказов в ранее исправных ячейках осуществляется заполнение q-й страницы накопителя 5; адреса отказавших ячеек заносятся в ячейки адресного поля q-й страницы накопителя 5, после чего ячейки информационного поля этой страницы начинают работать в паре с отказавшими ячейками (емкость устройства при этом остается постоянной и составляет (p+q — 1) страниц). Содержимое счетчика 21 каждый раз, когда обнаруживается отказавшая ячейка, увеличивается на единицу, указывая номер ячейки адресного поля q-й страницы накопителя 5, в которую должен быть занесен адрес отказавшей ячейки. Так, например, если вслед за ячейкой и отказала вторая ячейка р, содержимое счетчика 21 увеличится на единицу и адрес р будет записан в следующую — вторую ячейку адресного поля q-й страницы накопителя 5.

По заполнении q-й страницы накопителя 5 счетчик 21 при этом будет установлен в нулевое состояние; обнаружение отказа в сле дующей ранее исправной ячейке у приводит к тому, что следующая (q — 1) -я страница накопителя 5 переводится во второй режим работы. Перевод (q — 1) -й страницы во второй режим работы и занесение адреса отказавшей ячейки ъ в ячейку адресного поля (q — 1) -й страницы осуществляется аналогич:1о тому, как это было сделано для q-й страницы и ячейки а (емкость устройства при этом уменьшится еще на одну страницу и будет состав. ять (р+ q — 2) страниц) .

Заполнение (д — 1) -й страницы накопителя 5 по мере обнаружения отказов в ранее исправных ячейках (при постоянной емкости памяти, составляющей (p+q — 2) страниц) осуществляется по аналогии с заполнением

q-й страницы накопителя 5.

По заполнении (д — 1)-й страницы накопителя 5 с обнаружением отказа в следующей ранее исправной ячейке во второй режим переводится (q — 2)-я, по заполнении (q — 2)-й — (q — 3)-я и т. д., пока не будет заполнена первая страница накопителя 5. Емкость устройства при этом с переводом во второй ре. жим очередной i-й страницы накопителя 5 (1 с i < q) будет уменьшаться на одну страницу, оставаясь при заполнении i-й страницы постоянной.

Г0

6

По заполнении первой страницы накопителя 5 счетчик 21 при этом будет установлен в нулевое состо11пие; прп обнаружении отказа в следующей ранее исправпон ячейке в счетчик 21 записывается единица, котора через дешифра,op 22, блок 23 обеспечивает переключение триггера 24. При этом производится определение, например, программным путем номера j-й (1= 1=-. р) страницы накопителя 4, содержащей максимальное число отказавшихся ячеек, после чего информация,-принадлежащая j-й странице, выводится нз накопителей 4 и 5. В 1-й разряд регистра 31, соответствующий j-й странице накопителя 4, по входу 32 записывается единица, запрещающая обращение к ячейкам 1-й страницы, которая может быть теперь удалена для замены исправной страницей. После установки исправной j-й страницы накопителя 4 в нее записывается выведенная ранее информация; j-й разряд регистра 31 предварительно устанавливается в нулевое состоя пие, а освободившиеся ячейки накопителя 5 могут быть использованы либо для хранения новых слов, либо для обеспечения работоспособности вновь отказавших ячеек.

Предмет изобретения

Ассоциативное запоминающее устройство, содержащее адресный накопитель, выход которого соединен с одними входами схем

«ИЛИ» первой группы, выходы которых 1е рез блок декодирования подключены к регистру слова, соединенному с блоком кодирования, ассоциативный накопитель, входы которого подключены к выходу регистра адреса и выходам схем «ИЛИ» второй группы, счетчик, вход которого подключен к блоку управления, а выход — к дешифратору, распределительный блок, вход которого соединен с дешифратором, а выход — с регистром страницы, дешифраторы страниц, один из которых подключен к адресному накопителю, а другой — к регистру страницы, группы схем «И», триггер, отг-ачагош,ееся тем, что, с целью увеличения информационной емкости устройства и повышения надежности его работы, оно содержит схему определения режима работы, входы которой подключены к одному из выходов ассоциативного накопителя и выходам регистра страницы и блока управления, а

Выход — ко !!ходу тр1!Гге() а, выходи! которого соедИнены с блоками кодирования и декодирования и с управляющими входами схем «И», информационные входы схем «И» первой и второй групп подключены к друго му выходу ассоциативного накопителя, à Bb! ходы — к другим входам схем «ИЛИ» первой группы и входам блока декодирования соответственно, информационные входы схем «И» третьей и четвертой групп соединены с выходами блока кодирования, а выходы — со входами схем «ИЛИ» второй группы.

Составитель В. Рудаков

Техред 3, Тараненко

Редактор Б. Нанкина

1(орректор Л. Орлова

Заказ 3656 Изд. № 1638 Тираж 648 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д 4/5

МОТ, Загорский филиал