Временной дискриминатор

 

О П И С А -Н ИЕ

ИЗОБРЕТЕНИЯ (ii) 484635

Союз Советских

Социалистических

Республик

К АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 04.02.74 (21) 1992600/26-21 (51) М. Кл. H 031 9/00 с присоединением заявки ¹

Государственный комитет

Совета Министров СССР ао делам изобретений и открытий (23) Приоритет

Опубликовано 15.09.75. Бюллетень Ло 34

Дата опубликования описания 24.12.75 (53) УДК 621.376. (088.8) (72) Авторы изобретения

В. В. Андрианов и P. И. Смирнов (71) Заявитель (54) ВРЕМЕННОЙ ДИСКРИМИНАТОР

Изобретение относится к вычислительной технике. Дискриминатор может быть применен в схемах автоматической подстройки частоты и фазы.

Известен временной дискриминатор, содержащий два триггера, схемы И вЂ” HE и инверторы. Такой дискриминатор имеет недостаточно высокую точность измерения сдвига фаз между двумя последовательностями импульсных сигналов.

В целях упрощения дискриминатора и увеличения точности его работы R- u S-входы первого триггера подключены к одним входам схем И вЂ” HE непосредственно, а к другим через инверторы, при этом выходы первого триггера раздельно соединены с входами второго триггера через инверторы и схемы

И вЂ” НЕ.

На чертеже показана схема предлагаемого временного дискриминатора.

Дискриминатор содержит триггеры 1 и 2, инверторы 3 — 6 и схемы И вЂ” НЕ 7 и 8. Выходы триггера 1 через инверторы 4, 5 и схемы

И вЂ” HE 7, 8 соединены с входами триггера 2.

Вход R триггера 1 подключен через инвертор

3 к второму входу схемы 8 и непосредственно к второму входу схемы 7. Вход S триггера

1 соединен через инвертор 6 с третьим входом схемы 7 и непосредственно с третьим входом схемы 8.

В исходном состоянии, при отсутствии импульсов на входах дискриминатора, на входах

R u S триггера 1 имеются низкие уровни, а на его прямом Q и инверсном Q> выходах устанавливаются высокие уровни. На выходах схем И вЂ” НЕ 7 и 8 также устанавливаются высокие уровни.

Если импульс высокого уровня приходит на вход R триггера 1 раньше, чем импульс на вход S, на выходе Q триггера 1 устанавливается низкий уровень, на выходе инвертора 4— высокий уровень, а на выходе схемы 7 — низкий уровень, так как на все ее три входа поступают, высокие уровни. При этом на выходе .5 Q триггера 2 появляется высокий уровень, а на выходе Q — низкий, Импульс, пришедший с отставанием на вход

S триггера 1, не изменяет состояния триггеров 1 и 2, но восстанавливает высокий уро23 вень на выходе схемы 7, подавая на его вход низкий уровень через инвертор 6.

Если последующие импульсы по входу R триггера 1 опережают импульсы по входу S, состояние триггера 2 остается неизменным, а

25 на выходе схемы 7 появляется низкий уровень на время, соответствующее сдвигу между передними фронтами.

Если импульс по входу R триггера 1 приходит с опозданием по отношению к импульС3 су по входу S, то триггер 1 изменяет свое со484635

Составитель М. Аудринг

Техред Т. Миронова Корректор О. Тюрина

Редактор Т. Юрчикова

Заказ 3165/13 Изд. М 1799 Тираж 902 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр, Сапунова, 2

3 стояние, и низкий уровень устанавливается на его выходе Q>. При этом на все три в ода схемы 8 поступают высокие уровни и на ее выходе устанавливается низкий уровень. Так как на втором входе триггера 2 сохраняется высокий уровень, триггер 2 изменяет свое состояние, и на его выходе Q устанавливается низкий уровень, а на выходе Q< — высокий уровень. Импульс, пришедший с отставанием па вход R, не изменяет состояния триггеров 1 и

2, но изменяет уровень на третьем входе схемы 8, в результате на выходе этой схемы восстанавливается высокий уровень.

Таким ооразом, состояние выходов Q u Qi триггера 2 однозначно определяет опережение или отставание импульсов на ьходе Й триггера 1 по отношспию к импульсам на входе з этого триггера, а длительность появления низкого уровня на выходе схем 7 и 8 определяет величину сдвига по фазе, измеренную между передними фронтами импульсов на входах R и 5 триггера 1.

Предмет изобретения

Временной дискриминатор, содержащий два триггера, схемы И вЂ” HE и инверторы, отлиlo ч а ю шийся тем, что, с целью его упрощения и увеличения точности работы, R- u Sвходы первого триггера подключены к одним входам схем И вЂ” НЕ непосредственно, а к другим через инверторы, при этом выходы первого триггера раздельно соединены с входами второго триггсра через инверторы и схемы

И вЂ” HE.