Микропрограммный процессор

 

ОПИСХНИ

ИЗОБРЕТЕН И

К АВТОРСКОМУ СВИДЕТЕЛЬСТВ (i i) 490 l22

Союз Советских

Социалистических

Республик,)4 Ф ч фЬ,, (GI) Дополнительное к авт. свнд-ву (22) Заявлено 07.05.73 (21) 1915977/18-24 с присоединением заявки № (23) Приорптет

Опубликовано 30.10.75. Бюллетень ¹ 40

Дата опубликования описания 27.01.7б (51) М. Кл. G 06f 9/14

Государственный комитет

Cssera Министров СССР ро делам изобретений и открытий

53) УДК 681.326(088.8) (72) Лвторы изобретения

Е. К. Ульянова, )К. P. Маслова, В. Н, Степанов и IO. М. Евдолюк (7I) Заявитель (34) МИКРОПРОГРАММНЫЙ ПPOUEÑÑOР

Изобрегение относится к вычислительной технике и, в частности, к проектированию процессоров с контролем.

Известны микропрограммные процессоры, содер>кащие операционный блок, блок памяти микрокоманд, регистр микрокоманд, регистр адреса микрокоманд, счетчик микрокоманд, схему сравнения, триггер фиксации сбоя, два элемента «И», элементы «ИЛИ» и «НЕ».

Первый выход операционного блока соединен шиной чтения микрокоманд с первым входом блока памяти микрокоманд, выход блока памяти микрокоманд — с входом регистра микрокоманд, первый выход которого подключен к первому входу операционного блока. Второй выход операционного блока соединен шиной начала операции с первым входом элемента

«ИЛИ» и с первым входом первого элемента

«И». Второй вход первого элемента «И» связан с входом процессора, а выход этого элемента «И» — с первым входом регистра адреса микрокоманд. Выход регистра адреса микрокоманд подключен к второму входу блока памяти микрокоманд. Третий выход операционного блока соединен шиной конца операции с вторым входом регистра адреса микрокоманд и с вторым входом элемента «ИЛИ», выход которого подключен к первому входу счетчика микрокоманд, первому входу схемы сравнения и через элемент «НЕ» к первому входу второго элемента «И». Второй вход второго элемента «И» соединен с вторым выходом регистра мнкрокоманд, выход — с третьим входом регистра адреса микрокоманд, а выход схемы сравнения — с входом триггера фиксации сбоя, выход которого подключен к второму входу операционного блока.

Однако в известных процессорах контроль микропрограммных последовательностей тре10 бует значительных затрат оборудования и дополнительного времени для выборки проверочных чисел из оперативной памяти.

Цель изобретения — упрощение процессора

15 и повышение его быстродействия.

Это достигается тем, что он дополнительно содержит триггер блокировки и третий элемент «И», причем четвертый выход операционного блока соединен шиной блокировки сче20 та с входом установки триггера блокировки, вход гашения которого связан шиной конца операции с третьим выходом операционного блока, а выход триггера блокировки подключен к первому входу третьего элемента «И», 25 второй вход которого соединен шиной чтения микрокоманд с первым выходом операционного блока. Выход третьего элемента «И» подсоединен к второму входу счетчика микрокоманд. Выход счетчика связан с вторым вхо30 дом схемы сравнения, третий вход схемы

490122

50 >2

G0

65 сравнения — - с вторым выходом регистра микрокоманд.

Функциональная схема микропрограммного процессора приведена на чертеже, где 1— блок памяти микрокоманд; 2 — регистр микрокоманд; 3 — поле микрокомапды регистра микрокоманд; 4 — адресное поле регистра микрокоманд; 5 — операционный блок; 6 — адресный регистр микрокоманд; 7 — шина чтения микрокоманд; 8 — шина начала операции;

9 — первый элемент «И»; 10 — шина конца операции; 11 — элемент «ИЛИ»; 12 — элемент

«НЕ»; 13, 14 — второй и третий элементы

«И»; 15 — счетчик микрокоманд; 16 — триггер блокировки счета; 17 — схема сравнения; 18— триггер фиксации сбоя; 19 — шина блокировки счета.

Микрокоманды выбираются из блока 1 памяти микрокоманд в регистр 2 микрокоманд.

Поле 3 микрокоманды управляет работой операционного блока 5. Адресное поле 4 определяет адрес следующей микрокоманды и передается после выполнения текущей микрокоманды в адресный регистр 6 микрокоманд, управляющий выборкой из блока памяти микрокоманд.

Выборка микрокоманды управляется операционным блоком 5 с помощью передачи сигналов по шине 7 чтения микрокоманд B блок 1 памяти микрокоманд. Операционный блок осуществляет арифметические и логические преобразования информации и контролирует правильность их выполнения.

Правильность считывания информации из памяти микрокоманд в регистр 2 микрокоманд так)ке контролируется по четности операционным блоком.

Выполнение команды раздслепо па два цикла: цикл выборки команды из оперативной памяти и адресных преобразований и цикл исполнения команды В сООТВстс гвин с кОдО. 1 операции. Цикл выборки команды и адрсснькх преобразований является общим для всех команд, цикл исполне командь. Включает различные микропрограммы для разных команд.

В конце цикла выборки команды и адресных преобразований операционный блок с контролем возбуждает сигнал на шине 8 начала операции. При этом код операции команды через элемент «И» 9 передается в старшие разряды адресного регистра 6 и начинает выполняться микропрограмма цикла исполнения команды.

В конце микропрограммы исполнения команды операционный блок 5 возбу)кдает сигнал на шине 10 конца операции, который гасит адресный регистр 6 и осуществляет переход к выполнению микропрограммы цикла выборки следующей команды.

В ходе выполнения микропрограмм сигналы на шинах начала 8 и конца 10 операции операционного блока отсутствуют. При этом выход элемента «ИЛИ» 11 имеет нулевое значение, а выход элемента «НЕ» 12 — единичное

45 значсllllL и элсмсHI «11» 13 осущссгвляет передачу адреса очередн Jl микрокоманды На адресно;0 поля 4 р гистра 2 xilii(рокоманд в адресный регистр 6, При наличии гл гнала ila шине начала операции или шиlli- конца операции вь ход 2;Icмента «ИЛИ» 11 имеет сдиш чное значение, выход элемента «1-1Е» 12 — нулевое значение и элемент «И» 13 закрывается.

Б работе микропрограммного процессора весьма важным является контроль работы адресного регистра и схем управления выборкой памяти )IHI(poi(оманд, так (ai(c6oH этой arinaратуры могут привести к нарушениям гослсдoВатсльпости мпкропрогр ам);, которые не обнаружены схемами конгроля считывания информации из памяти микрокоманд, 1хонтроль этой аппаратуры осущсствля.от следующим образом.

1хаждая микропрограмма исполнения команд, цикл Выоорки команды и адресных ripeобразований имеют определенное число микрокомапд, Аппаратура процессора подсчитывает число микрокоманд, выполняемых в цикле Hl>i00pi(H li В цикле испол нсния ком анды, и сравнивает его с заданным. При несовпадении фиксируется сбой.

При выполнении микрокоманд, формирующих сигналы на шинах начала операции и конца операции опер ционно о блока, элемент

«И» 13 закрыт и адресное попс 4 ре.истра микрокомапды свободно, в эти моменты времени à1рсс следующей микрокоманды определяется нс à.трссным полем регистра микроi(OIv 2НД, 2 СОДСР>1(ИМЫМ Pe: HCTP2 КОДС OIILP2ции операционного блока нли Io.led мнкрокоманды. В э-.и моменты време :l оно исполь3 ется >1)1я KoilrpÎля праВилы!Ости послед(вательности микрокоманд.

Б )I."Il(p ci(obiaii Ia. (, за писа ннь. х I) кОниe циклОВ Вь!бор кп ком 2н,гы и цпклов п(.полнения ко манд, заппсывастсп число мпкрокома д, выполняемых в данном цикле, При чте I»» каждой микрокомап Ini сигнал с lil !Иы ч гсния микро командь через элемент «И» 14 поступает на счетный вход c÷åò÷èêà 15 микрокоманд, если триггер 16 блоки1)овки c÷ñòa ) c1 2IIOÂëeí В по ложснис «О».

Схема 17 сравнивает состояние счетчика микрокоманд с адресным полем регистра микрокоманды и возбуждает сигнал на выходе при несовпадении информации на входах.

При нормальной работе процессора в мо.ieнты появления сигналов на выходе элемента

«ИЛИ» 11 выход схемы сравнения должен иметь значение «О».

При сбоях в последовательностях микрокоманд в результате сбоев адресного регистра или схем возбуждения памяти микрокоманд выход схемы сравнения имеет значение «!» в момент появления си-.нала на выходе элемента «ИЛИ» 11. Триггер 18 фиксации сбоя, соединенный с Входом операционного блока, устанавливается в единичное состояние.

490122

В конце цикла выборки команды и цикла исполнения команды сигнал с выхода элемента «ИЛИ» 11 передается на вход гашения счетчика 15 микрокоманд и с началом нового цикла снова проводится подсчет микрокоманд. При выполнении некоторых команд количество микрокоманд в микропрограмме не постоянно, а зависит от дополнительных условий выполнения команды. В этом случае в конце последовательности микрокоманд, которая постоянна для данной команды, подается микрокоманда, возбуждающая сигнал на шине блокировки счета операционного блока, который устанавливает в «1» триггер блокировки счета. При этом элемент «И» 14 закрывается и добавление «1» к счетчику микрокоманд прекращается.

В этом случае в адресном поле последней микрокоманды данной команды записывается число микрокоманд, которое выполняется до момента исполнения микрокоманды блокировки счета, и, независимо от количества выполняемых микрокоманд в последующей переменной части выполняемой команды, содержимое счетчика микрокоманд должно быть равно содержимому адресного поля последней микрокоманды. В таком режиме работы также осуществляется контроль правильности последовательности микрокоманд, так как при сбое в адресном регистре или схемах возбуждения памяти микрокоманд начинает выполняться другая микропрограмма и содержимое счетчика микрокоманд не совпадает с содержимым адресного поля последней микрокоманды.

Предмет изобретения

Микропрограммный процессор, содержащий операционный блок, блок памяти микрокоманд, регистр микрокоманд, регистр адреса микрокоманд, счетчик микрокоманд, схему сравнения, триггер фиксации сбоя, два элемента «И», элементы «ИЛИ» и «НЕ», причем первый выход операционного блока соединен

40 шиной чтения микрокоманд с первым входом блока памяти микрокоманд, выход которо. о соединен с входом регистра микрокоманд, первый выход которого соединен с первым входом операционного блока, второй выход которого соединен шиной начала операции с первым входом элемента «ИЛИ» и с первым входом первого элемента «И», второй вход которого соединен с входом процессора, а выход первого элемента «И» соединен с первым входом регистра адреса микрокоманд, выход которого соединен с вторым входом блока памяти микрокоманд, третий выход операционного блока соединен шиной конца операции с вторым входом регистра адреса микрокоманд и с вторым входом элемента «ИЛИ», выход которого соединен с первым входом счетчика микрокоманд, первым входом схемы сравнения и через элемент «НЕ» с первым входом второго элемента «И», второй вход которого сэединен с вторым выходом регистра микрокоманд, а выход — с третьим входом регистра адреса микрокоманд, выход схемы сравнения соединен с входом триггера фиксации сбоя, выход которого соединен с вторым входом операционного блока, отличающийся тем, что, с целью упрощения процессора и увеличения его быстродействия, он дополнительно содержит триггер блокировки и третий элемент «И», причем четвертый выход операционного блока соединен шиной блокировки счета с входом установки триггера блокировки, вход гашения которого соединен шиной конца операции с третьим выходом операционного блока, а выход триггера блокировки соединен с первым входом третьего элемента

«И», второй вход которого соединен шиной чтения микрокоманд с первым выходом операционного блока, а выход третьего элемента

«И» соединен с вторым входом счетчика микрокоманд, выход которого соединен с вторым входом схемы сравнения, третий вход которой соединен с вторым выходом регистра микрокоманд.

490122

Составитель T. Арешев

Тек ред М. Сем ен ов

Корректор О. Тюрина

Редактор И. Грузова

Типография, пр. Сапунова, 2

Заказ 3344 6 Изд. ¹ 1925 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 5К-35, Раушская наб., д. 4, 5