Устройство для управления памятью

Авторы патента:

G06F15/16 - сочетание двух или более вычислительных машин, каждая из которых снабжена по меньшей мере арифметическим устройством, программным устройством и регистром, например для одновременной обработки нескольких программ (схемы интерфейсов для специализированных устройств ввода-вывода G06F 3/00; мультипрограммное оборудование G06F 9/46; передача цифровых данных вообще H04L, например, в компьютерных сетях H04L 12/00; выборка данных H04Q)

G06F12 - Выборка, адресация или распределение данных в системах или архитектурах памяти (хранение информации как таковое G11)

и 498620

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт, свид-ву (22) Заявлено 22.05.74 (21) 2031592/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 05.01.76. Бюллетень М 1

Дата опубликования описания 22.03.76 (51) М. Кл.-" G 06F 13, 00

Государственный комитет

Совета Министров СССР (53) УДК 681.327(088.8) ло делам изобретений н открытий (72) Авторы изобретения В. Ф. Жиров, В. Л. Ли, В. А. Мельников, В. И. Смирнов и А. А. Соколов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ

Изобретение относится к области вычислительной техники.

Известно устройство для управления памятью, содержащее блоки преобразования адресов, подключенные к процессорам, коммутаторы и адресные блоки.

Недостатком известного устройства является невысокое быстродействие.

Описываемое устройство отличается от известного тем, что в нем выходы блоков преобразования адресов соединены со входами первого коммутатора, выходы которого подключены ко входам адресных блоков. Выходы второго коммутатора соединены с выходными шинами устройства, а входы вЂ” с выходами адресных блоков.

Это позволяет повысить быстродействие устройства.

На чертеже изображена блок-схема предложенного устройства.

Устройство содержит процессоры 1, подключенные к блокам 2 преобразования адресов, выходы которых соединены со входами первого коммутатора 3, выходы которого подсоединены ко входам адресных блоков 4, второй коммутатор 5, входы которого подключены к выходам блоков 5, а выходы вЂ” к соответствующим выходным шинам устройства 6. К шинам

6 подключены входы блоков буферной памяти

7, выходы которых соединены со входами блоков оперативной памяти 8.

Устройство работает следующим образом.

Преобразование математического адреса в

5 физический выполняется внутри каждого процессора 1, и в общую память (блоки 8 и 7) процессоры обращаются по физическому адресу. Это дает возможность получить максимальную скорость обработки информации на

10 локальных регистрах процессоров 1, так как исключаются затраты времени на преобразование математического адреса в физический.

В то же время блоки преобразования адресов 2 дают возможность в случае необходимости поставить в соответствие разным математическим адресам одни и те же физические адреса общей памяти (блоки 8 и 7) при выдаче адреса из процессора 1.

Первый коммутатор 3 подключает процессо20 ры к общей памяти, содержащей блоки 8 и 7.

Буферная память (блоки 7) «полуассоциативно» отображает некоторую часть общей оперативной памяти (блоки 8), нужную процессорам в данный момент обработки.

25 Термин «полуассоциативно» объясняется тем, что соответствие между оперативной и буферной памятями устанавливается для групп последовательных ячеек, называемых в дальнейшем секторами, в отличие от «ассоциаЗо тивности», предполагающей соответствие для

498620

Составитель В. Рудаков

Техред Т. Курилко

Редактор Л. Утехина

Корректор В. Брыксина

Заказ 423/16 Изд. Л% 179 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 каждой ячейки. Адреса секторов, находящихся в данный момент в буферной памяти, хранятся в адресных блоках 4, При каждом обращении-к памятй проверяется, находится ли среди них данный физический адрес. Это делается следующим образом. Адресные блоки 4 состоят, в основном, из регистров, содержащих адреса секторов оперативной памяти, а адрес самого регистра есть адрес сектора буферной памяти. Поэтому, «сравнивая» адрес, приходящий из процессора 1, с содержимым всех регистров адресных блоков 4, получаем в случае совпадения адрес совпавшего регистра, служащий адресом буферной памяти.

В случае несовпадения необходима загрузка в буферную память сектора из оперативной памяти, после которой обычным способом выполняется обращение к буферной памяти.

Важным свойством операции «сравнения» является то, что она распадается на две операции: вЂ” прямая выборка (выборка содержимого ячейки по адресу), вЂ” ассоциативная выборка (поиск нужной ячейки по содержимому).

Поэтому в предложенном устройстве «оравнение» начинается при передаче через первый коммутатор 3, с помощью которого выбирается один из адресных блоков 4. Затем осуществляется «сравнение» внутри адресного бло5 ка 4, на выходе которого формируется адрес буферной памяти.

Адрес буферной памяти передается на входы второго коммутатора 5, с помощью которого выбирается блок буферной памяти 7. К

10 каждому блоку 7 подсоединены блоки 8, что существенно упрощает аппаратуру коммутации большого числа блоков оперативной памяти.

Предмет изобретения

Устройство для управления памятью, содержащее блоки преобразования адресов, подключенные к процессорам, коммутаторы и ад ресные блоки, о т л и ч а ю щ е е с я тем, что, с

20 целью увеличения быстродействия устройства, выходы блоков преобразования адресов соединены со входами первого коммутатора, выходы которого подключены ко входам адресных блоков; выходы второго коммутатора соединены с выходными шинами устройства, а входы вЂ” с выходами адресных блоков.