Резервированный делитель частоты

 

О П И С А Н И Е (ii) 499672

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 02.04.74 (21) 2011771/26-21 с присоединением заявки № (51) М. Кл Н ОЗК 21/34

ГосУдаРственный комитет (23) Приоритет

Совета Министров СССР

Опубликовано 15,01.76. Бюллетень № 2

Дата опубликования описания 29.03.76 (53) УДК 621.374.4 (088.8) по делам изобретений и открытий (72) Авторы изобретения И. H Мищенко, И. А. Новиков, А. В. Пасечник и А. А. Шебанов (71) Заявитель (54) РЕЗЕРВИРОВАННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЪ|

Изобретение относится к электронным цифровым системам с резервированием и может быть использовано в качестве хранителя времени в сочетании с высокостабильным генератором в условиях случайных сбоев отдельных элементов.

Известно устройство, содержащее два канала деления, каждый из которых состоит из делителя частоты и схемы контроля. Однако при возникновении случайного сбоя в одном из каналов этот канал отключается и при последующем сбое второго канала устройство становится неработоспособным.

Целью изобретения является коррекция случайных сбоев. С этой целью в каждый канал деления введен элемент памяти, при этом входы элемента памяти каждого канала подключены к выходам схемы контроля, а выход — ко входу схемы контроля и входу установки делителя частоты, выход которого через элемент задержки соединен со входом элемента памяти другого канала деления.

На чертеже представлена схема резервированного делителя частоты, который состоит из делителей частоты 1, 2, схем контроля 3, 4, элементов памяти 5, б, элементов задержки

7, 8, контрольных делителей частоты 9, 10, логических элементов «И» 11 — 14, логических элементов «НЕ» 15, 16.

На входы делителей частоты 1, 2 и контрольных делителей частоты 9, 10 схем контроля 3, 4 подается входная последовательность импульсов. Выходы делителей 1, 2 со5 единены соответственно со входами логических элементов «И» 11, 12, 13, 14 схем контроля 3, 4 каждого канала деления и с входами элементов задержки 7, 8. Входы логических элементов «И» 11 и 14 соединены соот10 ветственно с выходами контрольных делителей частоты 9, 10 схем контроля, а входы логических элементов «И» 12, 13 соединены с выходами контрольных делителей 9, 10 через логические элементы «НЕ» 15, 16. Выходы

15 логических элементов «И» 11, 14 соединены соответственно со входами элементов памяти

5, б каждого канала, а выходы логических элементов «И» 12, 13 соединены с другими входами элементов памяти 5, 6. Выходы элементов памяти соединены соответственно со входами установки делителей частоты 1, 2 и схем контроля 3, 4 каждого канала.

Выход делителя частоты 1 через элемент задержки 7 соединен со входом элемента памяти б, выход делителя частоты 2 через элемент задержки 8 — со входом элемента памяти 5 другого канала.

Работает резервированный делитель частоты следующим образом.

499672

Поскольку оба канала деления работают аналогично, рассмотрим работу одного канала деления. Входная последовательность импульсов поступает на входы делителя частоты 1 и контрольного делителя частоты 9. Импульсы с выхода делителя частоты 1 поступают на входы логических элементов «И» 11, 12, импульсы с выхода контрольного делителя 9 — на другой вход логического элемента

«И» 11 и через логический элемент «НЕ» 15 на другой вход логического элемента «И» 12.

При совпадении импульсов на выходах делителя частоты 1 и контрольного делителя частоты 9 появляется сигнал на выходе логического элемента «И» 11, который подтверждает состояние элемента памяти 5, соответствующее исправному состоянию канала деления.

При несовпадении импульсов на выходах делителя частоты 1 и контрольного делителя 9 появляется сигнал на выходе логического элемента «И» 12, который устанавливает элемент памяти 5 в состояние, соответствующее неисправному состоянию канала деления. На выходе элемента памяти 5 появляется сигнал, который устанавливает делитель частоты 1 и контрольный делитель частоты 9 в исходное состояние и держит их в этом состоянии (делители останавливаются).

Если второй канал исправлен, сигнал с выхода делителя частоты 2 через элемент задержки 8 устанавливает элемент памяти 5 в состояние, соответствующее исправному состоянию своего канала, сигнал на выходе логического элемента памяти 5 исчезает и первый канал деления начинает работать.

5 При этом начальное состояние делителей частоты 1, 2 и контрольных делителей частоты

9, 10 выбирается в соответствии с величиной задержки элементов задержки 7, 8. Иначе говоря, начальное состояние делителей тако10 во, что после восстановления сбившегося канала по исправному оба канала работают синхронно: т. е. импульсы на выходах делителей 1 и 2 появляются одновременно. При сбое второго канала процесс коррекции про15 текает аналогично.

Формула изобретения

Резервированный делитель частоты, содер20 жащий два канала деления, каждый из которых состоит из делителя частоты и схемы контроля, отличающийся тем, что, с целью коррекции случайных сбоев, в каждый канал деления введен элемент памяти, при

25 этом входы элемента памяти каждого канала подключены к выходам схемы контроля, а выход — ко входу схемы контроля и входу установки делителя частоты, выход которого через элемент задержки соеди30 нен со входом элемента памяти другого канала деления.

499672 нвСоставитель М. Аудринг

Техред Т. Курилко

Редактор Н. Коган

Коррекотр 3. Тарасова

Типография, пр. Сапунова, 2

Заказ 449/1Я Изд. № 1002 Тираж 1029 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5