Динамическая ячейка памяти

 

(») 5l2492

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВКДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Ресоубиии (61) Дополнительное к авт. свид-ву (22) Заявлено 04.04.74 (21) 2012533/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 30.04.76. Бюллетень ¹ 16

Дата опубликования описанпя 11.06.76 (51) М. Кл. - G 11С 11/40

Государственный комитет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 681 327 66 (088.8) (72) Авторы изобретения

Е. Б. Володин, В. П. Грабчак, М. В. Небольсин, И. Н. Кабанов и В. В. Ракитин (71) Заявитель (54) ДИНАМИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ

Изобретение относится к области вычислиельной техники и может быть использовано в производстве ин1егральных запоминающих у строй.ств.

Известна динамическая ячейка памяти, содержащая два биполярных транзистора р— и — р и и — р — и типа, причем р-область гранзистора и — р — — и типа соединена с первой р-областью транзистора p — и — p типа, а первая и-область транзистора n — р — n типа — с и-областью транзистора p — и — р типа, которая подключена через токоограничивающий резистор к адресной шине записи.

Цель изобретения — повышение надежности хранения информации, т. е. создание ячейки памяти со считыванием информации без разрушения.

Это достигается тем, что в ячейке памяти вторая п-область транзистора и — p — и типа подключена к адресной шине считывания, а вторая р-область транзистора р — и — р типа — к разрядной ц1ине.

Структурная схема ячейки памяти приведена на фиг. 1; временная диаграмма работы ячейки — на фиг. 2.

Схема включаег в себя адресную шину 1 считывания, адресную шину 2 записи, разрядную шину 3, транзистор 4 и — р — n типа, транзистор 5 р — n — р типа, токоограничивающий резистор 6. «30», «31», «СО», «С1»вЂ” режимы записи и считывания нуля и единицы соответственно.

Работает ячейка памяти следующим образом.

5 Информация в я ейке представляет наличием (состояние «0>.) пли отсутствием (состояние «1») запира ощего заряда в р-области (базе) транзистора и — р — n типа.

Запись «1» в ячсйку памяти обеспечивается

10 подачей на алресную шину 2 записи отрицательного импульса напряжения, достаточного для открывания перехода эмиттер — база— транзистора 5. Инжектированные при этом дырки, достигая перехода коллектор — база транзистора 5 уничтожают заряд на р-базе транзистора 4.

Запись «О» в ячейку осуществляется подачей отрицательного импульса на шину 2 и отрицательного импульса на разрядную шину

3. Если амплитуда отрицательного импульса на разрядной шине 3 больше или равна амплитуде отрицательного импульса на адресной шине 2 запи. и. то эмиттерный переход транзистора 5 закрыт. После окончания отри25 цательного импульс.а записи «О» на р-базе появляется заряд, определяющий ток считывания в разрядной шине 3.

Считывание информации основано на зависимости порога вклкчения ячейки от заряда

30 в р-базе транзисторов. В состоянии «1», когда

512492

Формула изобретения

Фиг,г

Яик 1

Составитель P. Яворовская

Техред Е. Подурушина Корректор Е, Хмелева

Редактор И. Грузова

Заказ 1255116 Изд. ¹ 1297 Тираж 723 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская паб., д, 4,5

Типография, пр. Сапунова, 2 заряд отсутствует, порог включения мал (1 — 2в). В состоя -1ип «0», когда в р-бее присутствует заряд, порог включения больше (5 — бв).

Если отрицательный импульс считывания

Еси, подаваемый на адресную шину 1 считывания, больше Епор, и меньше Е„р, То

Р при считывании «1> эмиттерный переход транзистора 4 открывается и инжектированные им носители попадают в базу транзистора 5, при этом открыты оба транзистора 4 и 5 и через ячейку протекает большой ток Ic . Послеокончания импульса р-база остается разряженной.

При считывангии «0» отрицательный импульс на адресной шине 1 считывания не достаточен для открывания эмиттерного перехода транзистора 4. Транзисторы 4 и 5 закрыты, и ток I«, протекч1ощий через ячейку, очень мал и определяется сопротивлением обратносмещенного р — n перехода транзистора 4. По окончании импульса считывания заряд на рбазе будет таким же., как и до считывания.

Таким образом, импульс считывания не изменяет состояния ячейки и может быть использован для периодической регенерации информации. Так как адресные сигналы воздействуют на всю строку, то на предложенной ячейке возможно построение накопителя ЗУ

5 только с числовой однокоординатной организацией.

Динамическая ячейка памяти, содержащая два биполярных транзистора р — и — р и

n — р — и типа, причем р-область транзистора и — p — п типа соединена с первой р-областью транзистора р — и — р типа, а первая и-область транзистора и — р — и типа соединена с и-областью транзистора p — и — p типа, которая, подключена через токоорганичивающий резистор к адресной шине записи, отлич а ющаяс тем, что, с целью повышения надежности хранения информации ячейки, в ней вторая и-область транзистора

n — p — и типа подключена к адресной шине считывания, а вторач р-область транзистора р — п — р типа — к разрядной шине.