Селекторный канал

 

OllNCAHHEI

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистимеских

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. снид-ву(22) Заявлено 03.05.73(21) 1917985/18-24 с присоединением заявки №вЂ”

{23) Приоритет(43} Опубликовано 05.06.76,Бюллетень № 21

1 л. Q 06F 3/04

Q 06F 15/ОС

Государственный комитет

Совета Мнннстрое СССР оо делам нэобретеннй н открытнй

ДК 681.17 (088.8) (45) Дата опубликования описания1 6.09.76 (g2) А 0 ы Р И. Абражевич, В. П. Качков, С. В, Коновалова, H. А. Мальцев, Авторы изобретении В. И. Овсянников и Ю. В. Тихович

{71) Заявитель (54) СЕЛЕКТОРНЫЙ КАНАЛ

Данное изобретение относится к вычислительндй технике, в частности к организации структур селекторных каналов микропрограммных вычислительных машин.

Известны селекторные каналы, содержащие счетчик адреса данных, счетчик байтов, регис;р состояния канала, блок управления интерфейсом, блок контроля последовательност- и сигналов интерфейса, блок контроля по етности,, блок контроля модификации, ;)О блок сборки регистров и блок управления каналом.

Йель изобретения — повышение быстродействия канала и повышение его надежнос..-и. 15

Предлагаемый селекторный канал отличается тем, что он дополнительно содержит второй блок контроля модификации, элемент "ИЛИ" и блок временног о контроля интерфейса, первый и второй управляющие,20 входы которого соединены с соответствующими управляклгими вь|ходв..и блока управле: иин канала и блока управления интерфейсом, выход блока временного контроля интерфейса подключен к соответствующему 45 установочному входу регистра состояния канала, другой(установочный вход которого соединен с выходом элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам блока контроля модификации . и второго блока кт:-нтроля модификации, информационный и управляющие входы и выходы коррекции которого соединены соответственнр с информационным выходом счетчика байтов, управляющим выходом блока управления канала и вторым управляющим входом счетчика байтов.

;3то позволяет повысить быстродействие канала, контролировать одновременно правильность модификации адреса данных и счетчика байтов, контролировать временные соотношения сигналов интерфейса.

На фиг. 1 представлена структурная схема селек.-орного ; на фиг. 2 - схема блока контроля модификации; на фиг, 3схема блока временного контроля интерфей са.

Устройство содержит селекторный канал 1 и процессор 2, 517019

4 даваемых по этой команде байтов данных, управляюшие признаки и ключ зашиты памя ти. Селекторнь. и канал формирует управляю+ шее слово и кранит его в своих регистрахи блоках, Управляюшая информация между процессором 2 и селекторным каналом 1 передает-, :ся через арифметическо-логическое устройство 18, выходные и входные информацио; —: ные шины 33 и 34 соответственно. При передаче управляющей информации между процессором 2 и регистрами селекторного канала 1 указанный в микрокоманде признак регистра, в который необходимо принять

-л или из которого необходимо передать инфорI, мацию, принимается в блок управления каналом 4 через выходные управляющие шиньон .35 процессора.

Обмен данными микду процессором 2 и устройством ввода-вывода 3 происходит в два этапай а) обмен данными между устройством ввода-вывода 3 и каналом 1; б) обмен данйыми межщу каналом 1 и оперативной памятью 16.

Для обмена данными между каналом и устройством ввода-вывода 3 служат ши иы интерфейса 36, 37. Обмен происходитпо одному байту и не зависит от режима работы процессора. При выполнении ко; манды считывания (обратного считывания) байты данных от устройства ввода-вывода

3 через входную шину 36 принимаются блоком управления интерфейсом 8. При вы- полнении команды записи байты данных иэ

"блока управления интерфейсом передаются через шийу интерфейса. 37 в устройство ввода-вывода 3. ввода-вывода 3 н управления передачей данных между ними и процессором 2

Процессор 2 содержит оперативную па;-. мять 16, блок микропрограммного управле

/ния 17 и арифметическо-логическое устрой-. ,ство 18, соединенные информационными, :адресными и управляющими шинами.

Селекторный канал состоит иэ блока управления к аналом 4, счетчика адреса

;данных 5, счетчика байтов 6, регистра со . стояния канала 7, блока сборки регистров наняла 9, блана управления иииарйеяпам 8, блока контроля моцификации 10, второ-

ro блока контроля моцификации 11, элемента ИЛИ" 1 2, блока контроля четности 13, блока контроля последователь- 50 костей сигналов интерфейса 14 и блока временного контроля ииферфейса 15.

Работает селекторный канал следующим образом.

Операция ввода-вывода в канале начина-ja» ется по специальной команде, которая задает адрес:, канала и устройства ввода-вывода и при помощи специальных управляющих слов указывает код команды, начальный адрес данных, коли:ество пере- Е»

В состав селекторного канала входят устройство ввода-вывода 3, блок управления каналом 4, счетчик .щреса данных 5, счетчик байтов 6, регистр состояния канала 7, блок управления интерфейсом 8, блок сборки регистров канала 9, блок контроля модификации 10, второй блок .. контроля модификации 11, элемент "ИЛИ

12, блок контроля по четности 13, блок контроля последовательностей сигналов ин- - »О терфейса 14, блок временного контроля интерфейса 15, B процессор входят оперативная память

16, блок микропрограммного управления

1 7, арифметическо-погическое устройство 15

18.

Блок контроля модификации содержит узлы коррекции контрольного разряда 19, .узлы свертки (формирование допблнениядо нечета) 20, узлы сравнения 21, эле- Ю мент "ИЛИ" 22, контрольные разряды 23.

Блок временного контроля интерфейса содержит формирователь;импульса счета с Т 2,5 сек 24, формирователь импульсов счета с Т 2,5 мсек, 25, элементы "И ®

26, 27, элемент ИЛИ -28, счетчик интервалов времени контроля 29, элемейты "HE"

30,31, элемент "И" 32, Ф

Селекторный канал 1, представленный на фиг. 1, предназначен для подключения к процессору 2 микропрограммной вычислите и ной машины быстродействующих устройств

Передача данных между селекторным канайом 1 и оперативной памятью 16 происходит в основном по два байта. Но в начале или в конце может дередаваэься;. один байт, если выполняется одно иэ сле-: дующих условий

1 а) содержимое: ;счетчика байтов равно единице и вблоке управления,интерфейсом

8 имеется один байт даннык, принятый из устройства ввода-выводя (при выполнении команды считывания, обратного считывания), или блок управления интерфейсом 8 может принять байт данных из оперативной памяти (при выполнении команды записи); б) выполняется команда считывания (обратного считывания), содержимое счет-, чика больше нуля, адрес данных нечетный (при считывании) или адрес данных четный: (при обратном считывании) и и блоке управления интерфейса 8 имеется байт дан517019 ных, принятый иэ устройства ввода-вывода

3; в) выполняется команда записи, содержимое счетчика байтов больше нуля, блок управления интерфейсом 8 может принять байт данных иэ оперативной памяти и адрес данных - нечетный.

При возникновении одного из описанных условий в блоке управления канала 4 устанавливается запрос на передачу данных, 10 который через входную управляюшую шину процессора 38 поступает в блок микропрограммного управления 17. По этому запросу выполнение процессором текушей

1 микропрограммы приостанавливается на - 15 цикл передачи данных между каналом 1 и оперативной IIBMIITbIo 16. цикл-пepeдачи дaнныk между каналом и оперативной памятью состоит иэ последова«. тсльносчи двух машинных тактов, если об- 20 мен между памятью и каналом содержит по два байта данны», или из трех машинных тактов, если в обмене участвует один байт данных. Йля выполнения этих тактов процессор вырабатывае1 специальную серию слнхроимпульсов, которые через выходные управляюшие шины 36 поступают в блок управления канала 4. Первым синхроимпульсом начального такта цикла передачи данных блок управления канала 4 вырабатывает управляюшие сигналы, по которым содержи,ое счетчика адреса данных 5 выдается на адресные шины оперативнОИ памяти

39, а кем ключа зашиты памяти канала иэ блока улраЪления канала 4» на шины 40

35 кцочей зашиты оперативной памяти, 8 зависимости от типа выполняемой команды ь цикле передачи данных блок управления каналом 4 формирует необходи-

46 мые упраьляюшие сигналы, которые через выходные управляюшие шины канала 41. поступают в блок управления интерфейсом

8 ° для управления приемом и пегедачей байтсс данных. При выполнении команды

45 записи один или два байта иэ оперативной памяти 16 передаются через выходные инфоомационные шины оперативной памяти е

42 в блок управления интерфейсом 8, При выполнении команды считывания (об- Э ратного считывания) один или два байта данных иэ блока управления интерфейсом поступают через входные информационные

IIInII оперативной памяти 43 в оператив- ную память 16, 55

Сд ;сй из функций селекторного канала .я.=:ляетс уграьление модификацией и коррекцией контрольных разрядов, а, также контроль модификации счетчика адреса данных 5 я счетчика байтов b„ В последнем такте каждого цикла передачи данных блок управления канала..4 вырабатывает уп- равляюшие сигналы, которые обеспечивают модификацию содержимого счетчика адреса данных и счетчика байтов, При выполнении команды записи или счи тывания блок управления канала 4. вырабатывает сигналы: модификации "+1" и -1; (при передаче одного байта) или "+2" и

"-2" (при передаче двух байтов), которые ,поетупают соответственно в счетчик адре-, са данных 5 и, счетчик байтов 6. По этим ,сигйалам происходит модификация адреса 1 данных на +2 (+1") и счетчика байтов на "-2" (-1"). Пои выполнении команды обратного считывания блок управления ка нала 4 вырабатывает сигналы модификации

-2" (при передаче двух байтов) или -1 (при передаче одного байта), которые так,же поступают в счетчик адреса данных 5 и счетчик байтов 6. По этим сигналам про исходит модификация адреса данных и счет-! чика байтов на -2" (-.1 ),.

Непосредственная модификация управля о шеи информации одновременно в счетчйке ,адреса данных 5 и счетчике байтов 6, позволяет повысить быстродействие канала.

Информация, содержашаяся в счетчике

:адреса данных 5 и счетчике байтов 6, контролируется по "Модулю 2" в блоке контроля по четности. Если для формирова,ния контрольных разрядов счетчика адреса данных и счетчика байтов испольэовать те же схемы, что и для их контроля, т. е., схемь., которые складывают по "Модулю

2" содержимое этих счетчиков, и в зависи мости от получившейся суммы установить, новое значение контрольного разряда, но-: вое значение контрольному разряду присваивается только в зависимости от содержимого счетчика, но не позволяет проверить правильность модификации.

И рассматриваемом канале для выработки сигналов коррекции контрольных разрядов, счетчика адреса данных 5 и счетчика бай тов 6 соответственно во время их модифи кации применены блоки контроля модифи кации 10 и 11. Это позволяет корректиро1вать контрольные разряды счетчика адреса !

) данных и счетчика ба тов параллельно и одновременно с окончанием модификации, причем их пачение всегда соответствует, содержим" му этих регистров.

Блоки контроля модификации адреса дан- ных и счетчик байтов одинаковы по струк туре (фиг. 2) ° Они содержат узлы коррек ции контрольных разрядов 19, узлы сверт» еа кн (фодмнровення аопопнення ао нечеее) 517019

7 8

20, узлы сравнения 21 и элементы ИЛИ йрограммы до следуюшего запроса на пере22ь

1 дачу данных.

Сигналы коррекции соответствуюших (.еиекторный канал кроме контроля правкиь контрольных разрядов 23 формируются, ности модификации счетчика адр а + если; 5 и счетчика байтов для контроп» вь.полнеии» а) при модификации1иа +1 од щ ае ч операции ввода-вывода содержит блок конных разрядов соответствуюшего байта счет троп» по четности 13, блок временного коа.чика адреса данных 5 переходит иэ нулево троп» работы интерфейса 14 и; блок контроь;го состояния в единичное; ли поспедоватеаьиостей сигналов интерфейса 15. б) при модМфикации на -1" jopaa иэ чет10 Блок контроля о четности 13 вырабатьь ных разрядов. соотВетствуюшегО байта вает сигнал ошибкй, если: счетчика адреса данных 5 или счетчика бай-, а) при загрузке управляюшей информации .с тов 6 переходит иэ единичного состояния в канал содержимое передаваемого регистра нулевоер имеет четное количество единиц; в) при модификации на +2 один из ae (>5 б) при передаче управляюшей информации, четных разрядов младшего байта счетчика, и данных иэ блока управления интерфейсом

1 ! адреса Et ) 5 переходит иэ нулевого co- 8 в устройство ввода-вывода 3 содержимое стояния и единичное (анализ старших бай передаваемого регистра имеет четное колитов и коррекции их контрольных разрядоэ чество единиц; происходят так же, как. И при модификации & в) при передаче управляюшей информации и данных в канал иэ устройства 3 вводаг) при модификации на -2» один из не» вывода содержимое передаваемого регистчетных разрядов младшего байта счетчика ра имеет четное количество единиц.

1 адреса данных 5 или счетчика. байтов 6 ) Сигнал ошибки с блока контроля по четпереходит иэ единичного состояния в нуле, ности 13 поступает.в регистр состояния вое (анализ старших байтов и коррекция иэ канала ", в котором устанавливают индиконтрольных разрядов происходят так же, катор контроля работы интерфейса, если как и при модификация на "-1 сигнал ошибки выработался при передаче

Ф

В зависимости от вышеперечисленных ус ® устройством ввода-вывода 3. В остальных случаях в регистре состояния канала 7 устанавливают индикатор контроля работы данных 5 и счетчика байтов 6. канала. При этом ввод-вывод прекрашается, в блоке управления каналом 4 устанавливаадреса данных и счетчииа байтов при помо" ши узлов свертки 20 ф м тся допонения до нечета содержимого каждого байта счетчика а еса да х и счетчика неиие текушей микропрограммы процессора

- б йтов, и получе е значения сравниваю - приостанавливается, и выполняется специалься уэ ми сравнения 21 с выхо ми соо -. нэн микРопРогРамма; котоРаЯ пеРедаег пРове тв щих контроль х раэря.":ов 23 счет- цессоРУ инфоРмацию о состоЯнии, канала чи,д, дан,х и счетч, а байтов . и ус ройства ввода-в д . установленных выходными сигналами узлов i Йля контроля временных соотношений коррекции 19, Если эти разряды хотя бы 45 сигналов и последовательности сигналов в одном байте счетчика адреса данных . интерфейса канал 1 содержит блок контро- или счетчика бай5ов не совпадают, сигнал ля последовательностей сигналов интерфей- несовпадения через элемент ИЛИ 33 са 14 и блок временного контроля интерпоступает в регистр состояния канала 7 фейса 15, входы которых подключены к и устанавливает в единичное состояние р блоку управления интерфейсом 8, предназсоответствующий индикатор контроля pa5oI наченному для управления устройствами ты канала. ввода-вывода 3, подсоединенными к каКогда заканчивается цикл передачи дая- налу 1 через шины интерфейса 36 и 37. ных одного fata двух байтов, блок управле Устройство ввода-вывода 3 в ответ на ния канала 4 сбрасывает запрос на пе- 55 сигналы, вырабатываемые блоком управлередачу даиных (если к этому моменту не ния интерфейсом 8, формирует сигналы, сформировалибь условия следуюшего КОторые через шины интерфейса 36 постузапроса на передачу данных), прогрессор : пают в блок управления интерфейсом. Вывключает серию тактовых сныкроимпульсо,:ходы управляюших триггеров последнего попродолжае1 вйполнение. прерванной микро. Р0 ступают в блок контроля последовательностей

5170

„сигналов интерфейса 14. Если последователь ность сигналов интерфейса, переданная из блока управления нн;.ерфейсом и полученная в ответ из устройства ввода-вывода З„неверна, блок контроля последовательностей сигналов интерфейса 14 формирует счгнал ошибки, который поступает в регистр состояния канала 7, где устанав .:ивают индикатор контроля работы интерфейса.

Если устройство ввода-вывода 3 не вы- я дает, на шины интерфейса 86: сигнал, .требуемый каналом, состояние системы ввода-вывода может "повиснуть". В рассматриваемом канале, контролируются допустимая длительность последовательностей интерфей- 15 са и интервал между некоторыми последовательностями сигналов. Лдя этого служит блок временного контроля работы интерфей- са 15, пример реализации которого приведен на фиг, 3. ЯО

19

1С1 ! на выходе счетчика 29 формируется сигнал ошибки.

Сигнал ошибки„выработанный блоком временного контроля интерфейса 15, посту пает в регистр состояния качала 7 и уста-

; навпявае в нем индикатор контроля рабо: ты интерфейса. Если в регистре состояния канала установлен индикатор контроля, работы интерфейса,iввод-вывод прекрашамт< ется, в блоке, управления канала 4 устанав .

,ливается зазор на микропрограммную йри- остановку, который через входные управпя- !

I юшие шины 38 процессора поступает в бди, микропрограммного управления 17. Текушая микропрограмма приостанавливается, и

I выполняется специальная микропрограмма, которая передает процесс ру информацию о состоянии канала и устройства ввода-вы. вода, 3.

Селекторный канал, й=одержаший счетчик адреса данных, счетчик бантов, ре;гистр состояния канала, блок управления интерфейсом, блок контроля последовательностей сигналов интерфейса, блок контроля, по четности, блок контроля модиф:кации, блок сборки регистров каналов и блок управления каналом, информационные выоды которого, а также информационные выходы счетчика адреса данных, счетчика байтов, : регистра состояния канала и блока управления интерфийсом подк почены к соответ=. ствуюшим информационным входам блока

: сборки регистров канала, блока контроля по четности и блока управления канала, .управляюшие выходы которого соединены с уцравляюшнми входами блока .сборки ...< р регистров канала,. блока контропямодифи= кации, блока контроля по четности, блока контроля последовательностей сигналов, mkтерфейса, блока управления интерфейсом, рЬ гистра состояния канала, счетчика байтов и счетчика адреса данных, информационный выход и второй управляющий .вход которого подключены соответственно к информационному входу и выходу коррекции блока контрож щ модификации, информационный вход счмиик4 адреса данных, а также информационные в.-..".е ды счетчика байтов, регистра состояния ка нала, блока управления канала и блока управления интерфейсом соединены с соответств

55, юшими информационными входами устройст; ва, первые управпяюшие выходы блока . управления интерфейсом подключены ко вторым управляюшим входам блока контI pons последовательностей сигналов интерЕв .фейса, выход которого, а также выход

К, оме того, блок 14 позволяет контролировать интервалы между последовательностями сигналов интерф йса. По специальному сигналу .б, формируемому блоком управления интерфейсом 8, запускается блок контроля интервала между последовауяяьностями . При этом импульсы счета из формирователя 25 поступают через эле .менты И" 26 и "ИЛИ 28 на счетный . вход счетчика интервала времени контроI ля 29. Если интервал между последователь; ностями сигналов интерфейса не превышает допустимого времени ((30 сек), сигнал запуска б сбрасывается, .и счетчик интервалов времени контроля 29 через элементы "КЕ 31 и "И" 32 пегг :спится, в исходное состояние. И противном случае

Когда канал формирует управляюший сигнал внутри определенной последовательности, по специальномк сигналу а, формируемому в блоке управления интерфейсом 8, запускается счет времени ожидания ответного сигнала. При этом через элементы

И 26 и ИЛИ" 28 импульсы счета формирователя 24 поступают на счетный вход счетчика интервалов времени контроля 29, Если ответный сигнал устройства поступает, в канал в пределах t.зпустимого времени, ожидания (< 32 мксек), то сигнал а запуска контроля длительности последова. тельности сбрасывается, и счетчик интервалов времени контроля 29 через элементы

HE 30 и "И" 32 переводится в исходное состояние. Если же ответного сигнала нет, на выходе счетчика 29 формируется сигнал ошибки. Таким образом контроли- руются все последовательности сигналов интерфейса.

Предмет изобретения

517019 11 блока контроля по четности соединены с установочными входами регистра состояI ния канала, вторые информационные входы и выходы блока управления интерфейсом, информационные выходы счетчика адреса данных и блока сборки регистров канала, а также управляюшие входы и выходы блока управления канала подключены к соответству-" юшим информационным и управляюшим выходам и входам устройства, о т л и ч а ю- )9 ш и и с я тем, чтО, с целью повышения быстродействия и надежности канала, он содержит второй блок контроля модификации; элемент "ИЛИ" и,блок временного контроля интерфейса, первый и второй уп- l5 равляюшие входы которого соединены с соответствуюшими управляюшими выходами блока управления канала и блока управления интерфейсом, выход блока временного конт» роля интерфейса подключен к соответствуюшему установочному входу регистра состояния канала, другой установочный вход которого соединен с выходом элемента

ИЛИ," первый и второй входы которого подключены соответственно к выходам блока контроля модификации и второго .блока контроля модификации, инфорк ационный и„. управляюшие входы н выходы коррекции ко-, торого соединены соответственно с иМфоркФционным выходом счетчика байтов, управляющим выходом блока управления канала и вторым управляюшим входом счетчика байтов.

517019

Составитель 1в ура .

Ва Ка аков

Тек ред И.Карандашова корректор Н.Стельмах

РедактоР В.Полещук

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, ll3035, Раушская наб., 4

Филиал ППП,"Патент, г. Ужгород, ул. Проектная, 4

3аказ5979 Иэд. а /5g

Тираж A+4 Подписное