Устройство для сопряжения процессоров с каналами ввода- вывода

 

О П И С Л Н И Е, ЫЬВа

ИЗОБРЕТЕНИЯ

Со1оа Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к аит. свпд-ву (22) Заявлено 05.02.75 (21) 2103334/24 с присоединением заявки М (23) Приоритет

Опубликовано 30.08.76, 1моллетень . 6 32

Дата опубликования описания 15.09.7б (51) М. Кл."- 6 06F 3/04

Гасударственный комитет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 681.325(088.8) (72) Авторы изобретения

K. К. Бу1 (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ

С КАНАЛАМИ ВВОДА-ВЫВОДА

«77

Изобретение относится к области вычислительной техники, в частности к устройствам сопряжения процессоров и каналов, и может быть использовано при построении многопроцессорных вычислительных систем с общим парком каналов.

Известно устройство для сопряжения каналов ввода-вывода и процессора, содержащее блок обработки запросов и приоритета, блок приема команды и организации прерывания, блок фиксации ситуации и тестов локализации неисправностей (1J

Недостатком известного устройства является невозможность работы каналов ввода-вывода более, чем с одним процессором, что приводит к сужению функциональных возможностей устройства.

Наиболее близким к пзобретепшо по технической сущности и достигаемому результату является устройство, содержащее блок связи с каналами, первый и второй блок связи с процессорами, причем первая, вторая и третья группа входов-выходов устройства соединены соответственно с группой входов-выходов блока связи с каналами, с группами входов-выходов соответственно первого и второго блоков сгязи с процессорами, псрьый, второй и третий входы первого и второго блоков связи с процессорами соединены соответственно с первым, вторым и третьим выходами блока связи с каналами, четвертый и пятый выходы которого соединены с четвертыми входами соответственно первого и второго блоков связи с процессорами, первый и второй входы блока связи с каналамп соединены с первыми выходами соответственно первого и второго блоков связи с процессорами, третий и четвертый входы блока связи с каналами соединены со вторыми выходамп соответственно первого и вто10 рого блоков связи с процессорами (2).

Недостатком известного устройства являются ограниченные функциональные возможности, обусловленные тем, что устройство не обеспечивает возможности одновременной ра15 боты нескольких каналов ввода-вывода с несколькими центральными процессорамп.

Цель изобретения — расширение функциональных Воза!Ожпостеп у строиства оез Введения дополнительных команд.

7д Поставленная цель достигается тем, что устройство содержит дополнительные блоки связи с процессорами, причем пятые входы всех блоков связи с процессорами соединены с шестым выходом блока связи с каналами, 25 первый, второй, третий выходы которого соединены соответственно с первыми, вторыми, третьими входамп дополнительных блоков связи с процессорами, первые и вторые Bbixoды которых соединены соответственно с перЗО вой и второй группами входов блока связи

526881 с каналами, группы гыхо tnt. которого соединена с четвергым» ьx(>, titìè дош лнител ttt t блоков связи с процессорами, а грунин! входов-выходов этих блоков соединены с соотиегствъющими группами входоь yctpuitcttia.

В устройстве блок связи с каналами содержит регистр адреса, регистр информации, узел синхро и приоритета, узлы выдачи инструкций, сигналов прерывания, формирования кода условия и ассоциативную память, причем с первого по пятый входы группы входов-выходов блока соединены с первыми входами соответственно узла сигналов прерывания, узла выдачи инструкций, узла синхронизации и приоритета, регистров информации и адреса, первый и второй выходы группы гходов-выходов блока соединены с первыми выходами соответственно узла выдачи инструкций и регистр информации, выходы регистра адреса, узла выдачи инструкций, узла сигналов прерывания, узла формирования кода у ловия соединены соответственно с первым, вторым, третьим и шестым выходами блока, четвертый и пятый выходы и группа выходо» которого соединены с выходами узла синхронизации и приоритета, первый, второй входы и первая группа входов блока соединены с группой входов регистра информации, третий, четвертый входы и вторая группа входов соединены с группой входов узла выдачи инструкций, второй вход, первый и второй выходы узла синхронизации и приоритета соединены соответственно со вторым выходом регистра информации, со вторымп входами регистра информации и регистра адреса, вторые вход и выход узла выдачи инструкций соединены с первыми выходами и входом ассоциативной памяти, вторые вход и выход которой соединены соответственно с первым и со вторым входами узла сигналов прерывания.

На чертеже представлена блок-схема устройства.

Устройство для сопряжения процессоров с каналами ввода-вывода содержит блок 1 связи с каналами, блока 2l — 2„связи с процессорами, регистр 3 адреса, регистр 4 информации, узел 5 синхронизации и приоритета, узел 6 выдачи инструкций, узел 7 сигналов прерывания, узел 8 формирования кода условия, ассоциативную память 9, процессорный регистр 10 адреса, процессорный регистр 11 информации, узел 12 синхронизации обмена, узел 13 приема инструкций, узел 14 выдачи сигналов прерывания группы 15l — 15„входов-выходов устройства, входы 16 — 20 (с первого по пятый соответственно) первой группы входов-выходов устройства, первый 21 и второй 22 выходы первой группы входов-выходов устройства, выходы 23i — 23„, 24i — 24, 25i — 25„, 26i — 26, 27i — 27„соответствующих групп входов-выходов устройства, входы 28i — 28, 29) — 29„соответствующих групп входов-выходов устройства.

Устройство для сопряжения процессоров с а

65 каналами ввода-вывода работает следующим оразом.

К группе 15l входов-выходов i c гройсгва подключаются капаль. ввода-вывода (мультиitлекспые и селекторные). Параллельная работа этих каналов обеспечивается за счет стандартных аппаратных средств (схемы приоритетов), имеющихся в каналах.

К блокам 2 — 2„, количество которых соотвстствуст числу центральных процессоров, через группы 15 — 15„подключаются центральные процессоры со своей оперативной памятью. Работа нескольких центральных процессоров с устройством сопряжения обеспечивается средствами коммутации и приоритетов, закладываемыми в устройство сопряжения.

Поступившая по входу 29 от центрального процессора инструкция фиксируется узлом 13 приема инструкций. При отсутствии инструкций в узлах 13 других блоков 2 — 2 с более высоким приоритетом инструкция передается в узел 6 выдачи инструкции блока 1 связи с каналами. По адресу канала и внешнего устройства, содержащихся в инструкции, следует обращение в память 9. Если в памяти 9 есть зафиксированный при использовании предыдущей инструкции признак, "iòî требуемое внешнее устройство занято, в приславший инструкцию центральный процессор выдается код уловия «занято» через узел 8 формирования кода условия и узел 13 на выход 26ь В памяти 9 фиксируется признак обращения к этому внешнему устройству. В случае, если в памяти 9 нет признака занятости адресуемого внешнего устройства, инструкци» из узла 6 пересылается на выход 21 и далее каналу.

Полученный из канала по входу 17 код условия через узел 6 и узел 13 соответствующего блока 2 — 2 связи с процессором, приславшим инструкцию, передается на выход 26> и далее этому процессору.

При необходимости чтения информации из центральной оперативной памяти адрес ячейки с входа 20 поступает в регистр 3 адреса ячейки центральной оперативной памяти, а запрос с ьхода 18 поступает в узел 5 синхронизации и выдачи запроса обращения к центральной оперативной памяти. В зависимости от значения старших разрядов адреса ячейки этот адрес направляется на выходной регистр

10 адреса ячейки центральной оперативной памяти, а запрос — в узел 12 синхронизации обмена с центральной оперативной памятью соответствующего блока 2i — 2 связи с процессором. Далее адрес выдается на выход 23ь

Выбранная информация с входа 2Я принимается на регистр 11, далее на канальный регистр 4 и выход 22 информации.

При необходимости записи информации в центральную оперативную память адрес ячейки с входа 20 поступает в регистр 3, информация с входа 19 — в регистр 4, запрос с входа 18 — в узел 5. В зависимости от значения старших разрядов адреса адрес ячейки, информация и запрос направляются соответст526881

65 венно на регистры 10, 11 и узел 12 блока 2I и далее на выходы 23ь 24ь 25.. После фиксации адреса информации регистры 3, 4 и узел

5 готовы для приема следующего запроса.

Если внешнее устройство имеет возможность выдавать инициативные прерывания, необходимо предварительно по инструкции, например «проверить ввод-вывод» в памяти 9, зафиксировать признак обращения к этому внешнему устройству от данного процессора.

Выданные этим внешним устройством сигналы прерывания будут направляться тем процессорам, для которого в памяти 9 зафиксирован такой признак.

Признаки стираются в памяти 9 по инструкции «остановить ввод-вывод». При выдаче прерывания сигнал прерывания с входа 16 поступает в узел 7 сигналов прерывания и в память 9. В памяти 9 определяется по адресу внешнего устройства какому (каким) процессору оно должно быть направлено, По сигналу из памяти 9 прерывание из узла 7 передается узлу 14 выдачи сигналов прерывания.

Узел 14 выдает сигнал прерывания на выход 271.

Устройство для сопряжения значительно расширяет функциональные возможности вычислительной системы, в состав которой оно входит. Устройство позволяет подключить каналы ввода-вывода (мультиплексные и селекторные) однопроцессорных вычислительных систем к нескольким центральным процессорам. При этом обеспечивается возможность

«одновременной» (мультиплексной) работы нескольких центральных процессоров с несколькими каналами ввода-вывода и соответственно через них с любыми внешними устройствами, подключенным к этим каналам. Этим достигается возможность получения общего поля внешних устройств для нескольких центральных процессоров, повышенные характеристики вычислительной системы, оптимизации ее структуры и возможность лучшего распределения как внешних устройств, так и производительности центральных вычислителей и системы в целом. Вышеуказанные возможности реализуются без доработки аппаратуры и введения специальных команд (доработки математического обеспечения) в стандартные каналы ввода-вывода и центральные процессоры однопроцессорных вычислительных систем (например ЕС 3BM), что является самым существенным достоинством предлагаемого технического решения.

И так, предлагаемое устройство расширяет функциональные возможности и позволяет проектировать многопроцессорные вычислительные системы (в части подключения каналов ввода-вывода к нескольким центральным процессорам и создания общего поля внешних устройств) из технических средств однопроцессорных вычислительных систем без доработки их (существующего) математического обеспечения.

Формула изобретения

1. Устройстго для сопряжения процессоров с каналами ввода-вывода, содержащее блок связи с каналами, первый и второй блоки связи с процессорами, причем первая, вторая и третья группы входов-гыхо.<ов устройства соединены соотгстствсп с группой входов-выходов блока связи с каналами, с группами входов-выходов соответственно первого и второго блоков связи с процессорами, первый, второй и третий входы первого и второго блоков связи с процессорами соединены соответственно с первым, вторым и третьим выходами блока связи с каналами, четвертый и пятый BbIxoды которого соединены с четвертыми входамн соответственно первого и второго блоков связи с процессорами, пергый и второй входы блока связи с каналами соединены с первыми Выходами соответственно первого и второго блоков связи с процессорами, третий и четвертый Входы блока связи с каналами соединены со вторыми выходамп соответственно первого и второго блоков связи с процессорами, отлич а ющееся тем, что, с целью расширения функциональных возможностей устройства, оно содержит дополнительные блоки связи с процессорами, причем пятые входы всех блоков связи с процессорами соединены с шестым выходом блока связи с каналами, первый, второй и третий выходы которого соединены соотвстственн > с первыми, гторыми и третьими входами дополнительных блоков связи с процессорами, первые н вторые выходы которых соединены соответственно с первой и второй группами входов блока связи с каналами, группа выходов которого соединена с четвертыми входами дополнительных блоков связи с процессорами, а группы входов-выходов этих блоков соединены с соответствующими группами входов устройства.

2. Устройство по п. 1, отл нч а ющееся

Te I> что блок Связи с каналами регистр адреса, регистр информации, узел синхронизации и приоритета, узлы выдачи инструкций, сигналов прерывания, формирование кода условия и асоциативную память, причем с первого по пятый входы группы входов-выходов блока соединены с первыми входами соответственно узла сигналов прерывания, узла выдачи инструкций, узла синхронизации и приоритета. регистров информации и адреса, первый и второй выходы группы входов-выходов блока соединены с первыми выходами соответственно узла выдачи инструкций и регистра информации, выходы регистра адреса, узла выдачи инструкций, узла сигналов прерывания, узла формирования кода услозия соединены соответственно с первым, вторым, третьим и шестым выходами блока. четвертый и пятый выходы и группа выходов которого соединены - выходами узла синхронизации н приоритета, первый, второй входы и первая группа входов блока соединены с

526881

1д !

E — —

177

1 ——: : 25„

1» — 28, 1 — = 21 оп

Лт

1 — 2Е

7т, Сосгавитслв Ф. Шашахметов

Техред 3. Тараненко

Корректор Е. Хмелева

Редактор Н. Суханова

Заказ 2070 16 Изд. ¹ 1641 Тираж 864 Подписное

Ц1-1ИИПИ Государственного комитета Совета Министров СССР но делам изобретений и открытий

113035, Москва, )K-35, Ра шская наб., д. 4 5

Типография, (IJl Сапунова, 2 группой входов регистра информации, третий, четвертый входы и вторая группа входов соединены с группой входов узла выдачи инструкций, второй вход, первый и второй выходы узла синхронизации и приоритета соединены соответственно со вторым выходом регистра информации, со вторыми входами регистра информации и регистра адреса, вторые вход и выход узла выдачи инструкций соединены с первыми выходом и входом ассоциативной памяти, вторые вход и выход которой соединены соответственно с первым и со вторым входами узла сигналов прерывания.

Источники информации, принятые во внимание прп экспер г11зе:

1. Вопросы радиоэлектроники, серия «Электронная вычислительная техника; вып. 1, 1973, с. 89, рис. 5.

2. Специализированный вычислительный комплекс. Техническое описание. ЩК1.700.010.

T0I, ред. 2 — 73 (прототип).